VHDL：是否可以用记录定义通用类型？

Question

我正在尝试定义一个复杂类型（即由实部和虚部组成的类型），并试图找到一种使其通用的方法。

This my current static code:

  type complex_vector is record
    Re : signed(15 downto 0);
    Im : signed(15 downto 0);
  end record;

现在我想知道是否有一种方法可以使其通用，换句话说：

  type complex_vector (Generic: Integer := WIDTH) is record
    Re : signed(WIDTH downto 0);
    Im : signed(WIDTH downto 0);
  end record;

我尝试在谷歌上搜索解决方案并浏览我的书籍，但我找不到任何解决方案。真的没有吗？如果没有记录，就可以写出这样的东西：

type blaaa is array (NATURAL range <>) of STD_LOGIC;

感谢您的任何输入

编辑：

或者我可以做类似以下的事情吗？

type complex_primitives is (re, im);
type complex_vector is array (re to im) of signed(natural range <>);

但编译器抱怨..

Answer 1

以下是 VHDL-2008 中的合法语法：

type complex is record
  re : signed ;  -- Note that this is unconstrained
  im : signed ;
end record ;

signal my_complex_signal : complex (re(7 downto 0), im(7 downto 0)) ;

重要说明 此示例使用具有无约束数组的记录。目前对 VHDL-2008 的支持还很不稳定。一些工具支持许多 VHDL-2008 功能，但许多工具尚未完全支持所有新功能。

要了解 VHDL-2008 和新功能，请参阅此演示文稿，这是一个很好的总结关于这个问题。

Answer 2

在支持 VHDL-2008 之前（不要屏住呼吸！），有一个次优的忽悠...

在多个同名的包中创建您想要的不同大小的记录，然后选择在定义宽度的包中进行编译你想使用。

-- complex_vector_16.vhd
package types is
  type complex_vector is record
    Re : signed(15 downto 0);
    Im : signed(15 downto 0);
  end record;
end;

-- complex_vector_32.vhd
package types is
  type complex_vector is record
    Re : signed(31 downto 0);
    Im : signed(31 downto 0);
  end record;
end;


library complex.types
use complex.types.complex_vector;

这种方法的严重限制是您在设计中只能支持单一形式的complex_vector，但从好的方面来说您不必担心工具支持！

向工具链中的每个供应商提出有关您的用例的支持/增强请求将很有用。被窃听的越多，VHDL-2008 就会越早得到支持。