如何减少逻辑元件的数量

Question

我正在尝试减少 vhdl 代码中逻辑元素的数量。我正在使用 quartus II 对 Altera DE2 FPGA 进行编程。有人可以就我如何做到这一点提供一些建议吗？

谢谢

Answer 1

如果没有额外的设计细节，只能给出一般性建议。

降低 FPGA 中器件利用率的方法有很多，主要分为两大类：

1. 更好地使用构建工具集（综合、映射、p&r 工具）
2. 更好的 HDL 设计

构建工具集 要寻找的区域 设置

• 要优化的工具面积而不是速度
• 启用工具以允许资源共享、重定时和流水线（如果可用且适当）
• 您的约束是否正确应用于您的设计？如果没有，这些工具可能会“更加努力地工作”以满足您的限制，从而创建更多的逻辑/区域利用率。

需要寻找的 HDL 设计领域

• 考虑您的目标设备的架构。您可以利用设备特定的功能来节省一般逻辑吗？ （示例：大型 LUT、FIFO、RAM/ROM、专用乘法器等的内部块存储器）
• 使用工具输出来确定 HDL 设计中需要优化的区域。看看您对 RTL 和技术的看法。分析您的关键路径。有可以进行交易的地方吗？
• 查看 Altera 为其综合工具发布的 HDL 编码指南。您的代码实现是否符合文档中提出的建议以获得最佳综合结果？

如果您有更具体的问题，请添加更新。

Answer 2

查看 Quartus II 手册的相关章节： Area and Timing Optimization (Vol 2,第 13 章)