在 VHDL 中创建分频器

Question

主要编辑：

阅读威尔·迪恩的评论后问题得到解决。原来的问题在修改后的代码下面：

-- REVISED CODE (NOW WORKS)
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

entity CLOCK_DIVIDER is
    port(
        reset   :   in std_logic;
        clk :   in std_logic;
        half_clk    :   out std_logic
        );
end CLOCK_DIVIDER;


architecture CLOCK_DIVIDER of CLOCK_DIVIDER is
signal tick : std_logic;

begin

    process(clk, reset)
    begin
        if reset = '1' then
            tick <= '0';
        elsif clk = '1' and clk'EVENT then
            if tick = '0' then
                tick <= '1';
            elsif tick = '1' then
                tick <= '0';
            end if;
        end if;
    end process;

    process(tick)
    begin
        half_clk <= tick;
    end process

end CLOCK_DIVIDER;

修改后的代码的综合逻辑块是一个异步复位DFF，它以half_clk作为输出，反相half_clk作为输入，这意味着half_clk的值在clk的每个上升沿发生变化。

谢谢，威尔·迪恩:)

==== ==== ==== ==== ====

原问题如下：

==== ==== ==== ==== ====

我需要一个简单的时钟分频器（只需除以二），而不是使用模板，我想我应该尝试自己编写一个以保持训练。

不幸的是，合成的逻辑块似乎不起作用 - 我按顺序展示了逻辑块和代码（我确实认为应该起作用）。

逻辑块http://img808.imageshack.us/img808/3333/unledly.png< /a>

我真正想知道的是“tick”DFF 到底是怎么回事 - 它显然从多路复用器选择器中获取输入，这是......是的。

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

entity CLOCK_DIVIDER is
    port(
        reset   :   in std_logic;
        clk :   in std_logic;
        half_clk    :   out std_logic
        );
end CLOCK_DIVIDER;


architecture CLOCK_DIVIDER of CLOCK_DIVIDER is
signal tick : std_logic;

begin
    process(clk, reset)
    begin
        if reset = '1' then
            half_clk <= '0';
            tick <= '0';
        elsif clk = '1' and clk'EVENT then
            if tick = '0' then
                half_clk <= '0';
                tick <= '1';
            elsif tick = '1' then
                half_clk <= '1';
                tick <= '0';
            end if;
        end if;
    end process;
end CLOCK_DIVIDER;

我确信代码中的错误是显而易见的，但我一直盲目地盯着自己试图找到它。

Answer 1

如果 halfclk 用作使能而不是真正的时钟，请忽略此建议...

如果这是针对 FPGA 目标并且“half_clk”确实用作时钟（例如，将DFF 上的时钟引脚，而不是使能引脚）...不要这样做。

使用通用 FPGA 逻辑/结构创建派生时钟将导致构建工具出现问题，并最终导致构建失败（无法满足时序要求），或者由于约束未正确传递到所有时钟网络而导致构建不按预期运行。

相反，请使用专门用于此目的的 FPGA 结构中内置的时钟管理模块。在 Xilinx 部件领域，这些部件被称为数字时钟管理器 (DCM) 或混合模式时钟管理器 (MMCM)。我不确定等效的 Altera 组件是什么。阅读文档以确定最适合您的应用程序的用途。

Answer 2

根据您修改后的代码，我对架构进行了修改：

-- REVISED CODE (NOW WORKS) and simplified and synthesisable
architecture CLOCK_DIVIDER of CLOCK_DIVIDER is
    signal tick : std_logic;
begin
    process(clk, reset)
    begin
        if reset = '1' then
            tick <= '0';
        elsif rising_edge(clk) then -- use of rising_edge() is the correct idiom these days
            tick <= not tick;
        end if;
    end process;

    half_clk <= tick;
end CLOCK_DIVIDER;

我删除了这个过程并用并发分配代替：

    process(tick)
    begin
        half_clk <= tick;
    end process

因为它要求的是在 tick 的两个边缘上计时的触发器。

这似乎可以实现您想要的波形摆动方式，但不会合成。它还为输出增加了额外的增量延迟，如果您将其用作“后续”时钟，这可能会或可能不会导致问题。正如其他人评论的那样，在大多数架构中这都不是一个好的计划（但对于某些架构来说这是“正确的方式”）。

Answer 3

您确定要在启动时重置吗？按照您定义的刻度条件的方式，如果刻度不是零或一（即：它可能是 U、Z、X 等），则不会发生任何情况。

我通常建议用条件表达式涵盖所有情况，即：

        if tick = '0' then
            half_clk <= '0';
            tick <= '1';
        else 
            half_clk <= '1';
            tick <= '0';
        end if;

或

        if tick = '0' then
            half_clk <= '0';
            tick <= '1';
        elsif tick = '1' then
            half_clk <= '1';
            tick <= '0';
        else
            -- Throw error or something here
        end if;

Answer 4

一个简单的计数器就可以解决问题（正确的方法当然是 DCM）：

signal cnt : std_logic_vector(3 downto 0);

...

clk_div_2  <= cnt(0);
clk_div_4  <= cnt(1);
clk_div_8  <= cnt(2);
clk_div_16 <= cnt(3);

...

process(clk)
 if clk'event and clk = '1' then
  cnt <= cnt + 1;
 end if;
end process;