如何在VHDL中以8MHz时钟数4us？

Question

我需要检查 4us 之前的总线活动。所以我需要算一下。时钟为8MHz。请帮助我。

下面的代码可以工作吗？

process(sync_dw_reg,data_edge) 
begin 
 if(rst_n='1' or data_edge='1' )then 
    gapen<='0'; 
 elsif(falling_edge(sync_dw_reg))then 
    gapen<='1'; 
 end if; 
 end process; 

 process(dec_clk,sync_dw_reg,rst_n,gapen) 
 begin 
 if(rst_n='1')then 
    gapcnt<="000000"; 
 elsif(gapen='1')then 
  if(dec_clk'event and dec_clk='1')then
     if(gapcnt="111111")then 
        gaperr_bit<='1'; 
     elsif(data_edge='1')then --if this condition comes within 4us then no setting of error 
        gaperr_bit<='0'; 
        gapcnt<="000000"; 
     else gapcnt<=gapcnt+'1';
     end if; 
  end if; 
 end if;

结束进程；

Answer 1

一般来说，计算出 4us 在您的时钟速率下有多少个时钟周期。

更好的是，让 VHDL 为您完成这项工作。如果您的设计有一个全局包，其中包含一个常量（即时钟周期）：

constant clock_period : time := 125 ns;

那么您可以执行以下操作：

constant bus_timeout_for_example : natural := 4 us / clock_period;

然后，在进程中创建一个整数变量。每个时钟周期递增它。当它达到你上面计算的数字时，你的 4 我们就结束了。

编辑：
现在您已经发布了一些代码和一些评论：

• 不要使用 std_logic_vectors 进行算术 - http://parallelpoints.com/node /3
• 使整个事情与一个 clk 信号同步（即 dec_clk 是敏感度列表中的全部） - 如果您需要检测其他信号上的“边缘”，请将它们存储起来并在下一个时钟周期将它们进行比较看看他们是否改变了。在整个设计中让 *_edge 调用多个信号是自找麻烦（作为新手）。那么gapen就可以是一个进程内的一个变量。并检查“时钟”部分内的gapen。
• 使用按照我描述的方式计算的整数类型的变量 - 然后您可以与数字进行比较：if gearcnt = bus_timeout then