逻辑门:仅使用异或门实现或门

发布于 2024-11-09 04:43:08 字数 96 浏览 0 评论 0原文

我正在为我的考试做一些复习,去年试卷中经常提出的问题之一是如何仅使用异或门来实现或门。我从过去 1 小时开始就在尝试做,也在互联网上进行了搜索。但失败了。希望在这里得到一些帮助。

I am doing some revision for my exams and one of the questions that frequently asked in last year question paper is how to realize a OR gate using only XOR gates. I am trying to do from last 1 hour and also searched on Internet. But failed. Hope to get some help here.

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评论(2

時窥 2024-11-16 04:43:08

您不能仅从 XOR(或 XNOR)门导出 OR(或 AND、NOR、NAND)门,因为它们不是通用门。

这是一个反对异或的论证
XNOR 作为通用门。

异或门
是奇偶校验发生器。级联
奇偶校验发生器总是产生
奇偶校验生成器。 AND 和 OR 不是
奇偶校验函数。

异或门可以是
用作逆变器。同或门是
一个 XOR 后跟一个反相器,所以它
也是一个奇偶校验生成器。

要成为通用门,门需要满足以下两个条件:

  1. 您应该能够使用门创建反相器。
  2. 您应该能够阻止输入(即将 N - 1 个输入设置为 0 或 1,其余输入将被忽略)

You can't derive an OR (or AND, NOR, NAND) gate from only XOR (or XNOR) gates, because they are not universal gates.

Here is an argument against XOR and
XNOR as universal gates.

An XOR gate
is a parity generator. Cascading
parity generators always produce
parity generators. AND and OR are not
parity functions.

An XOR gate can be
used as an inverter. An XNOR gate is
an XOR followed by an inverter, so it
is also a parity generator.

To be an universal gate, a gate needs to satisfy both the following conditions:

  1. You should be able to create an inverter using the gate.
  2. You should be able to block the input (i.e. setting N - 1 inputs to 0 or 1, the remaining input is ignored)
天气好吗我好吗 2024-11-16 04:43:08

将两条输入线仅连接到异或门的一个输入引脚,使另一输入引脚始终为假,从而产生或门。

Tie both input lines to only one input pin of the XOR gate, leaving the other input pin as always being false, thus producing an OR gate.

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