谁能告诉我以下 vhdl 代码有什么问题吗？
我收到错误“ERROR:Xst:827 - “C:/1553/decoder_copy/decoder.vhd”第 265 行：信号 no_words 无法合成，同步描述错误”。
process(rst_n,dword_int,sync_csw_reg,sync_dw_reg)
begin
if(rst_n='1')then
noofwords<="00000";
no_words<="00000";
nfw<='1';
elsif(falling_edge(sync_csw_reg) and dword_int(10)='0' and nfw='1' )then
noofwords<=dword_int(0 to 4);
check_nfw<=dword_int(0 to 4);
elsif(falling_edge(sync_dw_reg))then
if(no_words = noofwords)then
no_words<="00000";
nfw<='1';
else
no_words<= no_words+'1';
nfw<='0';
end if;
end if;
结束进程；
I am getting error as "ERROR:Xst:827 - "C:/1553/decoder_copy/decoder.vhd" line 265: Signal no_words cannot be synthesized, bad synchronous description".
process(rst_n,dword_int,sync_csw_reg,sync_dw_reg)
begin
if(rst_n='1')then
noofwords<="00000";
no_words<="00000";
nfw<='1';
elsif(falling_edge(sync_csw_reg) and dword_int(10)='0' and nfw='1' )then
noofwords<=dword_int(0 to 4);
check_nfw<=dword_int(0 to 4);
elsif(falling_edge(sync_dw_reg))then
if(no_words = noofwords)then
no_words<="00000";
nfw<='1';
else
no_words<= no_words+'1';
nfw<='0';
end if;
end if;
end process;
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评论（1）
我猜这是因为您正在一个进程中检查两个不同信号（
sync_csw_reg和sync_dw_reg）的边缘。如果您想综合代码，则不能这样做。您必须将其分成两个过程。I guess it's because you are checking for the edge of two different signals (
sync_csw_regandsync_dw_reg) in one process. You cannot do that if you want to synthesize the code. You have to separate it into two processes.