Verilog 中的随机数数组
我想测试 verilog 模块的所有可能的输入组合。我已经能够通过使用嵌套 for 循环构建数组来生成这些输入。但是我想以随机顺序遍历数组。这是如何做到的，或者有没有办法生成一个已经按随机顺序排列的所有可能输入的数组？
I want to test all possible combinations of inputs to a verilog module. I have been able to do generate these inputs by building an array with a nested for loop. However I want to go through the array in random order. How can this be done, or is there a way to generate an array of all possible inputs that is already in random order?
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评论（1）
如果您想重新排列测试用例列表，例如洗牌，可以使用一种名为 Fisher-Yates 洗牌 来做到这一点。或者，如果您使用 SystemVerilog，toolic 会指出数组有一个内置的
shuffle方法。If you want to rearrange a list of test cases like shuffling a deck of cards, there's an algorithm called the Fisher–Yates shuffle to do that. Or if you're using SystemVerilog, toolic pointed out that there's a built-in
shufflemethod for arrays.