使用 Verilog 进行上采样

Question

我需要使用 Verilog 对数据进行上采样（2 倍）。我认为使用三个端口作为输入，一个端口作为输出。输入端口有过滤、复位和时钟。输出端口被过滤。我还需要动态输入大小。我怎样才能用Verilog实现这一点。

编辑1： 我的输入和输出数据都是 16 位长。我只需要一个 Verilog 代码来执行此操作：

如果输入：1 2 3， 然后输出：1 0 2 0 3 0。

如果输入：1 2 3 4 5， 然后输出：1 0 2 0 3 0 4 0 5 0。

编辑2： 我创建了一个 verilog 文件来解决这个问题，但它没有解决我的问题。

US1.v 文件

`timescale 1ns / 1ps

module US1 (filterin,clk,filterinus);

    input [15:0] filterin;
    input clk;

    output reg [15:0] filterinus;

    integer i=0;

    always @ (posedge clk) begin
        if (i==0) begin
            filterinus <= filterin;
        end
        else begin
            filterinus <= 0;
        end
        i=~i;
    end


endmodule

我使用以下测试台测试了此代码：

Test.v 文件

`timescale 1ps/1ps
module Test;

    reg [15:0] filterin;
    reg clk;
    wire [15:0] filterinus;

    US1 uut (
        .filterin(filterin), 
        .clk(clk),
        .filterinus(filterinus)
    );

    initial begin
        clk = 1;

        filterin = 1;
        #2 filterin = 2;
        #2 filterin = 3;
        #2 filterin = 4;
        #2 filterin = 5;

        #30 $finish;
    end

    always #1 clk = ~clk;

endmodule

正如所见，我的输入是：1 2 3 4 5。 我的输出是： 1 0 3 0 5 0 5 0 5 0 ... 我需要看到：1 0 2 0 3 0 4 0 5 0 0 0 0 0...

Answer 1

对您的代码的一些评论，假设这是用于综合。

• 不要在声明中初始化变量“i”。这并不总是可合成的。
• 不要对单个切换位使用整数类型。这会使您的代码不太清晰，并使工具更加难以工作。
• 切勿在同一个always块中混合阻塞和非阻塞赋值。

根据您的描述，我不确定您要在这里执行什么操作。您说的是上采样，但这不是线性或三次插值方法等典型方法。

Answer 2

问题解决了。我从测试平台更改了过滤器输入周期，如下所示：

    filterin = 1;
    #4 filterin = 2;
    #4 filterin = 3;
    #4 filterin = 4;
    #4 filterin = 5;
    #4 filterin = 0;

我得到了输出： 1 0 2 0 3 0 4 0 5 0 0 0...