在做工作之前等待 posege clk？ - 如何

Question

module DoorControl( clk, data, open,addressOftheMemory,  outp );

localparam Size_ofTheWord = 32;
input open;

input [16:0] addressOftheMemory;
input [Size_ofTheWord-1:0] data;

input clk ;
output reg outp;
reg [WordSize-1: 0] Memory [65535: 0];


always @ ( open )  // open is 1 or 0 
  if ( open  )          
     // i
     outp = Memory[addressOftheMemory];
  else if ( !open )    
     Memory[addressOftheMemory] = data;


endmodule

标有 (i) 的行，我想在将 outp 发送到输出端口之前等待 posege clk。但是，当我尝试像 ;

if ( posedge clk )

它给出错误，

while ( clk != 1 ) begin

end 

它给出绝对答案/模拟输出。 在发送输出之前，我应该在该线上放置什么东西来等待 posege clk ？

Answer 1

你必须更加批判性地思考你想要建模的内容。看起来您只是想用“打开”控制读/写操作来建模内存。

您可以异步写入数据和数据。同步读取数据。对于内存访问，最好具有完整的同步行为。

always @(posedge clk) begin
if( open )
    outp = Memory[addressOftheMemory];
else
    Memory[addressOftheMemory] = data;
end

Answer 2

您可以将执行延迟到时钟边缘，如下所示：

always @ ( open )  // open is 1 or 0 
  if ( open  )
     @(posedge clk) outp = Memory[addressOftheMemory];
  else if ( !open )    
     Memory[addressOftheMemory] = data;

这可能会也可能不会实现您想要的效果。它不可合成，并且 always 块在执行或挂起时不会被重新调度，因此如果 open 在一个时钟周期内多次切换，该代码可能不会去做你想做的事。

更多背景：您可以在任何语句上指定延迟/事件控制，包括空语句。 （例如，在@(posege clk);中，分号是空语句。）事实上，always构造的语法定义是：

always_construct：始终语句

这意味着 always @(open) 或 always @(posedge clk) 并没有什么神奇之处，它们只是引入了一个语句并指定事件控制。当延迟控制 (#) 附加到语句时，该语句的执行将推迟到将来的固定时间。当事件控制 (@) 附加到语句时，该语句的执行将推迟到满足事件条件为止。