如何在Xilinx中从verilog源生成原理图文件
我正在做的事情是，
我开始使用 Xilinx ISE 设计套件，并用 verilog 编写简单的算术逻辑单元。使用 verilog 被测单元为 ISim 创建输入和输出信号，我验证了代码的工作方式正如我想要的那样。
我想从 verilog 源生成原理图文件。
在工具菜单下，有一个原理图查看器 
，但我不明白为什么：
- 它只列出第一个源文件
- 以及如何保存生成的文件在项目中
问题：
如何在Xilinx中从verilog源生成原理图文件？
What I'm doing
I started playing around with Xilinx ISE Design Suite and wrote simple Arithmetical Logic Units in verilog. Using verilog Unit Under Tests to create input and output signals for ISim, I verified, that the code works just as I want it.
I would like to generate schematic file from the verilog source.
Under tools menu, there is a schematic viewer
, but I can not figure out, why:
- it only lists first source file
- and how to save generated file in project
Question:
How to generate schematic file from verilog source in Xilinx?
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评论（1）
1) 您可以双击某个组件以深入了解。在较新版本的 ISE 中，它会就地展开块，而不是将视图切换到单击的模块。
2）显然，没有保存选项。原理图是从 HDL 代码生成的，因此保存它没有多大意义。
1) You can double-click on a component to go deeper. In newer versions of ISE that expands the block in-place instead of switching your view to the module clicked.
2) Apparently, there's no saving option. The schematics is generated from HDL code, so there's not much sense in saving it anyway.