Verilog 中的 FSM 状态变化

Question

我看到以下用于在 Verilog 模块中进行状态更改：

state <= 2'b10;

state <= #1 IDLE;

为什么使用 <=而不仅仅是=？使用#1 的目的是什么？有什么区别吗？

以下是 FSM 的一些 Verilog 代码，显示了正在使用的第一个代码。如果换成第二个，效果会一样吗？

module fsm( clk, rst, inp, outp);

   input clk, rst, inp;
   output outp;

   reg [1:0] state;
   reg outp;

   always @( posedge clk, posedge rst )
   begin
   if( rst )
       state <= 2'b00;
   else
   begin
       case( state )
       2'b00:
       begin
            if( inp ) state <= 2'b01;
            else state <= 2'b10;
       end

       2'b01:
       begin
            if( inp ) state <= 2'b11;
            else state <= 2'b10;
       end

       2'b10:
       begin
            if( inp ) state <= 2'b01;
            else state <= 2'b11;
       end

       2'b11:
       begin
            if( inp ) state <= 2'b01;
            else state <= 2'b10;
       end
       endcase
   end
end

Answer 1

在像您这样的顺序逻辑 always 块中，最好使用非阻塞赋值 (<=) 而不是阻塞赋值 (= ）。模拟将更好地代表实际产生的逻辑。

在纯 RTL Verilog 代码中，如果您对所有顺序逻辑使用非阻塞分配，则没有理由使用 #1 延迟。

我还看到其他人使用像这样的 # 延迟。有时这是由于在同一仿真中混合了 RTL 和门网表。其他时候这样做是为了弥补糟糕的建模。如果可以的话，您应该避免在 RTL 代码中使用延迟。

参见：
Verilog 综合、编码中的非阻塞赋值致命的样式！

另外，最好使用参数来命名每个状态。如果状态被命名为 IDLE 而不是 2'b10 则更有意义。

Answer 2

Verilog 本质上是非确定性的。这意味着一般来说，模拟有多种可能的结果，这些结果都是不同的，但根据标准是有效的。

为了避免时钟always 块的非确定性行为，您必须对其他块中使用的变量（非局部变量）使用非阻塞赋值。有关更详细的分析，请参阅我关于该主题的博客文章：

http://www.sigasi .com/content/verilogs-major-flaw

综合工具通常接受时钟always块中非局部变量的阻塞赋值，但这实际上是一个错误，因为它们无法保证综合逻辑的行为就像模型一样（因为这样的模型是不确定的）。

与您从许多其他人那里听到的内容（例如 Cliff Cummings 的热门论文）相反，不需要只对本地变量使用非阻塞赋值。对于局部变量来说，阻塞赋值是完全可以接受的。这是相关的，因为它允许使用纯“变量”语义（如在编程语言中）进行内部建模。

在纯 RTL 风格的建模中，#1 延迟只是开销。