我可以在生成语句中使用变量吗？

Question

我想知道是否可以在生成语句中使用变量。

signal bitmap_nodes : std_logic_vector(0 to NB_NODES-1) := (others => '0');

CIRCULAR: if (CLOCKWISE = 0) generate
    variable index : integer := 0;
    begin
    GENERATE_NODE : for i in NB_NODES-1 to 0 generate
    begin        
        node_inst: node
        port map (                    
            rx_bitmap => bitmap_nodes(index)
        );

        -- Increment index
        index := index + 1;

    end generate GENERATE_NODE;

end generate CIRCULAR;

这里，该变量仅用于向量切片。它将执行以下操作（假设 NB_NODES 等于 4）：

NODE0 -> bitmap_nodes(3)
NODE1 -> bitmap_nodes(2)
NODE2 -> bitmap_nodes(1)
NODE3 -> bitmap_nodes(0)

Answer 1

这似乎与：

   LAST: if (i = 0) generate
            firstnode : node
            port map (
                rx_bitmap => bitmap_nodes(NB_NODES-1)
            );
        end generate LAST;

不是吗？

编辑：

我仍然不清楚为什么你想这样做，但是你可以（VHDL87后）放置一个共享变量在这个区域中（您可以将其视为architecture和begin之间的部分）。请记住，如果您不想遇到各种竞争条件问题，则共享变量必须是受保护的类型。

但是，您不能像现在这样增加变量，因为生成语句必须填充并发语句（而变量赋值则不然）。

再说一次，我真的很想看到一个例子，其中这个功能是必要的（或者它更像是一个学术问题？）