如何进行 VHDL“typedef”定义
我想“创建”一个类型“my_type”，它是一个 std_logic_vector(...)，就像这个 C/VHDL 假代码： typedef std_logic_vector(CONSTANT downto 0) my_type.
“type”不允许您使用 std_logic_vector(...) 执行此操作，只能使用数组，而“alias”仅使用有效类型，您无法使用它创建类型。
那么该怎么做呢？
I want to "create" a type "my_type", which is a std_logic_vector(...), like this C/VHDL fake code:
typedef std_logic_vector(CONSTANT downto 0) my_type.
"type" does not allow you to do it with std_logic_vector(...), only with array, and "alias" uses only valid types, you can't create a type with it.
So how to do it?
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评论（1）
你需要子类型
You need subtype