测试 verilog 模块时何时以及为何必须使用 DUT？
我刚刚开始学习 verilog 模块的软件测试平台。我注意到，当测试台调用模块时，它将 DUT 放在模块名称和敏感度列表之间。这是什么意思，为什么有必要？
I just started learning about software test benches for verilog modules. I noticed that when the test bench calls the module, it puts DUT in between the module name and the sensitivity list. What does this mean, and why is it necessary?
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评论（1）
当你实例化一个模块时，你必须给该实例一个名称。例如，
将实例化模块serial_port两次，其中一个称为user_terminal，另一个称为debug_port。
在您的情况下，DUT 是“Device Under Test”的缩写，并用作您的模块的实例名称。
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When you instantiate a module, you have to give the instance a name. e.g.
would instantiate the module serial_port twice, with one of them called user_terminal and one called debug_port.
In your case, DUT is an abbreviation for Device Under Test and is being used as the instance name for your module.
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