如何在没有initial或always块的情况下使用$display

Question

我正在尝试调试一个不使用初始或始终使用 $display 语句的 Verilog 模块。然而，这些在初始或始终块之外似乎是非法的。这是为什么？我有什么选择？

Answer 1

为什么？因为 IEEE 标准就是这样指定的。

另一种方法是从测试台缩小模块实例的范围。您的测试平台将有一个 initial 或 always 块，它将调用 $display。另一个有用的系统任务是 $monitor：

module tb;

reg a = 0;

dut dut ( .a(a) );

initial begin
    $monitor("time=%0t, a=%b, b=%b", $time, a, dut.b);
    #5 a = 1;
    #5 a = 0;
    #5 $finish;
end

endmodule

module dut (input a);
    wire b = ~a;
endmodule

运行模拟时您应该得到这种输出：

time=0, a=0, b=1
time=5, a=1, b=0
time=10, a=0, b=1

dut.b 信号是一个分层说明符，允许您缩小范围从顶级模块 (tb) 进入另一个模块。 dut 是实例名称，b 是 dut 实例内的信号名称。实例名称与信号名称之间用句点分隔。