为什么这个 Verilog 代码无法编译？

Question

导致问题的部分是c[1] = p[0] + g[0] & c0;。有什么问题吗？

module CLA_gen(p, g, c0, c);
input [3:0] p;
input [3:0] g;
input c0;
output reg [4:1] c;
begin
c[1] = p[0] + g[0] & c0;
end
endmodule

Answer 1

您缺少始终阻止及其敏感度列表。

always @(*)
  c[1] = p[0] + g[0] & c0;

在上面发布的代码中，您不一定需要开始/结束，因为您只有一行。但将其添加到其中也没有什么坏处。

Answer 2

您很可能希望将：更改

begin

为：

always @* begin

每个 begin/end 必须是另一个构造的一部分，例如 always、initial 等。

Answer 3

删除开头和结尾
仅将 c 声明为输出

遵循此

module CLA_gen(p, g, c0, c);
input [3:0] p;
input [3:0] g;
input c0;
output [4:1] c;
assign c[1] = p[0] + g[0] & c0;
endmodule

Answer 4

您可能需要使用 <= 而不是 = 。