VHDL：找出/报告整数的位宽/长度（相对于 std_logic_vector）？

Question

假设我需要一个信号来表示从 0 到 5 的数字；显然这需要 3 位 std_logic 来表示（即如果 MAXVAL=5，则 bitwidth= {wcalc "floor(logtwo($MAXVAL))+1"}） 。

我知道我可以这样做：

SIGNAL myLogicVector : STD_LOGIC_VECTOR(2 downto 0) := 5; 

用它我可以显式指定一个由三个 std_logic“位”组成的数组，并设置初始值；然后我可以使用 REPORT 打印出长度（在本例中为 3）：

report("Bit width of myLogicVector is "& integer'image(myLogicVector'length));

到目前为止，一切顺利。但是，假设我使用整数（数字）类型：

SIGNAL myInteger : NATURAL range 0 to 5 := 5;

我猜测这里的“编译器”（“合成器”）会自动推断它需要 3 位存储长度，因为整数的值范围在 0 到 5 之间。如果是这种情况，我的问题是：是否有可能以某种方式在报告中打印出这个位的宽度/长度/大小？

当然，诀窍在于，像这样的东西：

report("Bit width of myInteger is "& integer'image(myInteger'length));

... 将失败（例如，使用“HDLParsers:3389 - 属性'length的前缀必须是数组对象”），因为只要据我所知，所有这些属性，如 'length 和 'range 只适用于数组 (了解 VHDL 属性），而整数（自然）不是数组 - 它是一个数字 :) (VHDL 向量整数转换问题)

再次，我知道我可能会利用 log2 (从最大值计算无符号变量的宽度？< /a>） - 但我想要的只是快速查看（在综合期间）“合成器”为最终综合设计分配了多少“位”，从而大概知道多少“位”就最终 FPGA 资源而言（特别是如果我使用“泛型”以某种方式计算整数的特定最大值）。

嗯，预先感谢您的任何回复， 干杯!

编辑：一些上下文：我正在使用 ISE Webpack 9.2；我尝试使用“通用”变量/常量作为参数，然后使用方程来计算计数器的最大值。我猜这个计算发生在“编译”时（在 ISE 中是“综合”，而不是“实现设计”），因此我希望在此处出现报告消息（事实上我得到了因此，对于 std_logic_vector 来说，在综合日志中 - 然而，对我来说相同的报告消息也在行为模拟开始时出现，这很好）。

这些报告消息的目标是确保我的方程正确，并且合成器不会尝试推断 32 位计数器 - 即使我只想从 0 计数到 5 :)

Answer 1

这可以通过如下方式解决：

首先，声明一个新的（子）类型，表示应该用于 myInteger 的范围。 （然后将 myInteger 声明为该类型的信号，而不是直接声明整数范围的信号）。

然后，使用声明的范围作为索引范围来声明一个虚拟数组类型，然后使用that的'length：

subtype myInteger_range is natural range 0 to 5;
signal myInteger : myInteger_range;
type myInteger_dummy_array is array (myInteger_range) of boolean; -- or whatever
report integer'image(myInteger_dummy_array'length); --> "6"

Answer 2

原则上，VHDL 整数的表示是未定义的。

在实践中，您通常可以假设综合工具将使用 2 的补码表示，同时考虑范围约束。因此，范围约束和实现的位宽度之间的关系很简单，尽管从 VHDL 内报告位宽度并非如此。

Answer 3

我猜这里是“编译器”
('合成器') 会自动
推断它需要 3 位存储
长度，因为该整数的范围为
0 到 5 之间的值

根据规范，它应该，但不是必需的。来自 IEEE 1076.6-2004：

1.3 术语

单词应表示必须严格遵守的强制性要求，以符合标准，并且不得
允许偏差（应等于要求）。这个词应该
用于表示优先采取某种行动，但
不一定需要；

8.3.1.2 整数类型

建议综合工具应该转换信号或
具有整数子类型指示的变量
相应的位向量。如果范围不包含负数
值，该项目应具有无符号二进制表示形式。如果
范围包含一个或多个负值，该项目应该有一个
二进制补码实现。向量应该具有最小的
宽度与这些表示一致。

综合工具应支持整数类型以及正数、负数和
无约束（通用）整数
其边界位于 –2 147 483 648 至 +2 147 483 647 范围内（包括边界值）
成功映射 32 位二进制补码数）

示例：“INTEGER range 9 to 10”应使用
4 位的等效向量长度，就像已定义一样
子类型指示为“INTEGER range 0 to 15”。

我可以肯定地说，至少有一个综合工具不以这种方式使用范围，因为我必须调试形式验证错误比较。

对于 Xilinx FPGA，XST 综合报告将告诉哪些存储元件具有未使用的位，但不告诉简单的连线。

Answer 4

是否可以以某种方式在报告中打印出该位的宽度/长度/大小？

基本数学：

位宽 = ceil(log2(my_integer + 1))

但 VHDL 需要更多努力...

内联代码：

use ieee.math_real.all;
...
report "Bit width of myInteger is " & integer'image(integer(ceil(log2(real(myInteger) + real(1)))));

作为函数：< /strong>

use ieee.math_real.all;
...
-- Returns the bit width of i as a positive integer.
function BitWidth(constant i: in positive) return positive is
begin
    return positive(ceil(log2(real(i) + real(1))));  -- Add one to prevent errors when i = 2**n
end function;

-- Overload for returning the string representation of the bit width of i.
function BitWidth(constant i: in positive) return string is
    variable bit_width: positive := BitWidth(i);
begin
    return positive'image(bit_width);
end function;

signal myInteger: positive := 8;
...
report "Bit width of myInteger is " & BitWidth(myInteger);

您可以将这些函数放入辅助函数包中。