VHDL中的多维数组问题？

Question

我正在尝试在 VHDL 中使用多维数组，但要使其正常工作却遇到了很多麻烦。我的问题是我有一个给定大小的由 17 个向量组成的数组，其中包含 16 个向量。我想要做的是创建 17 个寄存器，它们是 16 * std_logic_vector 32 位的数组（其中 = my b, 512）。所以，我试图在寄存器实例化中传递一些东西来输入和输出，告诉编译器/合成器我想传递一些512位的东西...类似于C，如果我有：（

int var[COLS][ROWS][ELEMENTS];
memcpy(&var[3].. // I'm talking about 3rd COL here, passing in memory that is ROWS*ELEMENTS long

我的实际声明在这里:)

类型partial_pipeline_registers_type是std_logic_vector(iw - 1 downto 0)的数组(0到16,0到15); 信号 h_blk_pipelined_input ：partial_pipeline_registers_type；

我尝试简单地使用 h_blk_pipelined_input(0) .. 最多 (16) 但这不起作用。我收到以下错误，这让我看到我需要对数组进行双重索引：

ERROR:HDLParsers:821 - (at the register) Wrong index type for h_blk_pipelined_input.

然后我尝试了下面的内容，然后收到此错误：

ERROR:HDLParsers:164 - (at the register code). parse error, unexpected TO, expecting COMMA or CLOSEPAR


  instantiate_h_pipelined_reg : regn
   generic map ( N=> b, init => bzeros )
   port map ( clk => clk , rst => '0', en => '1',
      input => h_blk_pipelined_input((i - 1), 0 to 15),
      output=> h_blk_pipelined_input((i),     0 to 15));
-- Changing 0 to 15 to (0 to 15) has no effect...

我正在使用 XST，并从他们的文档（http://www .xilinx.com/itp/xilinx6/books/data/docs/xst/xst0067_9.html），上述内容应该有效：

...declaration:

subtype MATRIX15 is array(4 downto 0, 2 downto 0)
   of STD_LOGIC_VECTOR (7 downto 0);

 A multi-dimensional array signal or variable can be completely used:

Just a slice of one row can be specified:

MATRIX15 (4,4 downto 1) <= TAB_B (3 downto 0);

一种替代方案是我可以创建更多小 16 倍的寄存器，而不是尝试执行所有操作一次‘0 到 15’，我只会再做 15 次。然而，我认为这可能会导致合成效率低下，而且我认为这不是正确的解决方案。

编辑：

尝试了Ben所说的，

instantiate_h_m_qa_pipeline_registers: for i in 1 to 16 generate

instantiate_h_pipelined_reg : regn
    generic map ( N=> b, init => bzeros )
    port map ( clk => clk , rst => '0', en => '1',
       input => h_blk_pipelined_input(i - 1),                                            
       output=> h_blk_pipelined_input(i));                                          
end generate instantiate_h_m_qa_pipeline_registers;                                                 

信号现在定义为：

type std_logic_block is array (0 to 15) of std_logic_vector(iw - 1 downto 0) ;
type partial_pipeline_registers_type is array (0 to 16) of std_logic_block;
signal h_blk_pipelined_input : partial_pipeline_registers_type;

我从XST得到的错误是：

ERROR:HDLParsers:800 - ((其中寄存器部分是))的类型输入与 h_blk_pipelined_input 的类型不兼容。

我可以使用 ()() 语法而不是 ( , ) 做我之前能做的所有事情，所以我没有丢失任何东西，但它仍然没有解决我的问题。

编辑：

更进一步，在输入上使用转换函数 =>并输出=>寄存器实例化的参数，使用函数在数组类型和我需要的大小的 std_logic_vector 之间进行转换。它修复了“输入 =>” ' 部分，但是..

与 Formal OUT 模式相关的实际信号“输出”可能不是类型转换或函数调用。 （LRM 4.3.2.2）

Answer 1

怎么样：

TYPE reg512_type IS ARRAY(0 TO 15) OF STD_LOGIC_VECTOR (31 DOWNTO 0);
TYPE partial_pipeline_registers_type IS ARRAY(0 TO 16) OF reg512_type;

Xilinx 网站上的代码显然没有经过测试。由于 ARRAY OF ... 是类型，而不是子类型，因此它们的代码不应编译。

编辑：这些自定义类型无法与现有 IP 组件很好地配合，但没关系，编译器可以轻松推断寄存器。尝试：

instantiate_h_m_qa_pipeline_registers: FOR i IN 1 TO 16 GENERATE

instantiate_h_pipelined_reg : PROCESS (clk)
BEGIN
    IF RISING_EDGE(clk) THEN
        h_blk_pipelined_input(i) <= h_blk_pipelined_input(i - 1);
    END IF;
END GENERATE instantiate_h_m_qa_pipeline_registers;   

Answer 2

为了让事情正常进行，我必须使用一个函数来展平和取消展平与寄存器实例化交互的数据。

真正的问题归结为我有一个 std_logic_vector() 数组，它产生了一个寄存器实例化需要的大向量..然后寄存器给我返回了向量，我需要将其放入一个数组中向量。

创建一个函数然后执行以下操作效果很好。

      input => blk2vec(h_blk_pipelined_input(i - 1)),                        
      vec2blk(output) => h_blk_pipelined_input(i));