Xilinx ISE“无法直接访问存储器 Q”
这个错误是什么？我应该寻找什么？
What is this error and what am I supposed to look for?
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评论（2）
当我完成以下操作时出现此错误：
wire Q[3:0]当我应该有wire [3:0] Q;I got this error when I had done:
wire Q[3:0]when I should have hadwire [3:0] Q;在 Xilinx Vivado 下，如果您导入了 SystemVerilog 代码但未在系统导航器中设置源代码类型，则出现错误也很常见。 Vivado 默认将所有内容都设置为基础 Verilog，尽管如果文件类型是 SystemVerilog，则 Verilog 中的几乎所有内容都会很好地综合，但反之则不然。
It's also common under Xilinx Vivado that errors come up if you've imported SystemVerilog code and haven't set the source code type in the system navigator as such. Vivado defaults to making everything basic Verilog, and although pretty much everything in Verilog will synthesize fine if the file type is SystemVerilog, the reverse is not true.