在 Verilog 中驱动双向线路

Question

这个问题可能不会得到很好的解释，那是因为我不太明白我的设计中发生了什么。

我需要使用 I2C 通信总线与相机 (Terasic D5M) 通信，因此我尝试使用 Verilog 编写一个。我只需要一个师傅。在我的逻辑分析仪上，除了我不断从相机收到 NACK 信号之外，一切看起来都很棒。起初我不知道出了什么问题，所以我就把它放在一边。

今晚我尝试使用 Altera University IP Core，它有一个用于 D5M 的模块。将其设置为自动初始化后，我观察了分析仪上发生的情况。该跟踪看起来与我的 I2C 模块的输出相同，只不过这是由设备注册 ACK。

我的问题是，我一生都无法弄清楚为什么我没有得到认可。可能是我不允许相机将 sda 线拉低（scl 工作正常），但我不明白为什么会这样。

有谁有类似的经历或知道我应该去哪里查看/发布/阅读？我会发布一些代码，但我不知道如果它不是完整的，它会有多大用处。抱歉这么含糊，但我真的很迷茫，甚至不知道我应该问什么；我想这是一个类似的效果请求。感谢您的帮助，这里有一些 i2c 模块输出行的代码。

`define HIGH  1'bZ
`define TRUE  1'b1
`define FALSE 1'b0

inout sda;
assign sda = (ena_sda)?sda_bit:`HIGH;

inout scl;
assign scl = (ena_scl)?pSCL:`HIGH;

pSCL 是以所需速率运行的时钟，sda_bit 是操作期间 sda 线的值。这是释放并等待确认的部分。这嵌入在我的转变状态中，因此是 else if 的开始。

// Data shifting complete, check for ACK
// Release the SDA line and set our bit to high Z
else if(shiftComplete == `TRUE) begin
    ena_sda = `FALSE;
    sda_bit = `HIGH;
    if(negedge_SCL) begin
        ena_sda = `TRUE;                        
        case(i2cState)
            `DATA_STATE:
                begin
                    shiftComplete = `FALSE;
                    nxState = `DATA_STATE;
                end
            `START_STATE: nxState = `REPEAT_START_STATE;
             default: nxState = `STOP_STATE;
        endcase
    end
end /* end ACK */

我认为释放 ena_sda 足以让相机驱动模块。我想我之前把 sda_bit = HIGH 作为测试（我一个月没看过这个）。

我很乐意分享更多代码或展示我的逻辑痕迹，但我不想再弄乱了。感谢您的阅读。

Answer 1

我会将输入和输出分开，并添加一个输出启用，基本上不使用输入输出。您的 altera 设备的 I/O 板支持这样使用吗？ （他们应该）如果是这样，让 I/O pad 完成输入输出工作。另外，您是否将 I/O 板定义为推挽式、线或式、弱上拉式或其中任何一种？在某些情况下，您可以选择在启用输出时将其设置为推挽式，并且在输入时将其设置为三态，从而允许另一侧控制数据线。