在 VHDL 中将向量端口映射到 std_in？
我有一个大约有 30 个输入的组件，并且有一个具有相同数量的向量。我想沿着组件端口映射
（向量（0），向量（1），....，向量（31））;
的行端口映射组件；有没有办法做到这一点比直接写出向量中的每个槽更快？
谢谢
I have a component with about 30 some inputs, and I have a vector with the same amount. I want to port map the component along the lines of
component port map(vector(0), vector(1), .... ,vector(31));
is there a way to do this quicker than just writing out every slot in the vector?
thanks
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评论（1）
我相信您必须至少枚举向量中的每个槽一次。如果您在多个位置执行此操作，则可以为现有组件创建一个包装器，以便它接受向量，然后直接将该向量分配给包装器。然后您只需枚举向量元素一次（在包装器中）。
我还使用了自定义类型和转换函数来允许“更漂亮”的代码。您可以创建自定义聚合类型并逻辑地使用它们（即：内存.addr、内存.数据、内存.wr），并将它们与函数捆绑（到|来自）标准逻辑向量（这样您就可以将它们绑定到标准例如，寄存器或 FIFO 接口），但您没有提及您正在使用哪种约束。
I believe you will have to enumerate every slot in the vector at least once. If you are doing this in multiple places, you can create a wrapper for the existing component so it accepts a vector and then directly assign the vector to the wrapper. Then you only have to enumerate the vector elements once (in the wrapper).
I have also used custom types and conversion functions to allow 'prettier' code. You can create custom aggregate types and use them logically (ie: memory.addr, memory.data, memory.wr) and [un]bundle them (to|from) a standard_logic_vector with a function (so you can tie them to a standard register or FIFO interface, for instance), but you don't mention what sort of constraints you're working with.