指定 makefile 的依赖关系

Question

我希望这对外面的人来说是显而易见的。我正在创建一个需要一些特殊编译的 makefile。我有 cuda 文件和 c++ 文件，每个文件都需要单独编译。我希望能够指定文件，然后根据

CUDA_FILES := file1.cu file2.cu file3.cu
CPP_FILES := file4.cpp file5.cpp

# lots of options

#rules:
all: project1

project1: file1.o file2.o file3.o file4.o file5.o
  $(LD) $(LDLIBS) $^ -o $@

%.o: %.cu
  $(CUDA) $(CUDA_ARCH) $(CUDA_OPTIONS) $(CUDA_INCLUDES) -Xcompiler "$(COMPILER OPTIONS" $^ -o $@

project1: 行列出最终输出的依赖项，如何从文件列表中自动生成对象列表以指定为依赖？

Answer 1

只需列出目标文件而不是源文件：

$ cat Makefile
OBJS = a.o b.o

foo: a.o b.o
        $(LD) -o $@ $^
$ make
cc    -c -o a.o a.c
cc    -c -o b.o b.c
ld -o foo a.o b.o

编辑：如果您不想遵循此方法，请使用字符串替换：

OBJS = $(CUDA_FILES:%.cu=%.o) $(CPP_FILES:%.cpp=%.o)

Answer 2

CUDA_FILES := $(wildcard *.cu)
CC_FILES := $(wildcard *.cpp)

OBJS := $(CUDA_FILES:.cu=.o) $(CC_FILES:.cc=.o)

Answer 3

我建议使用更现代的字符串替换函数，例如：

dogCpp := dog.cpp dogSays.cpp
dogObj := $(patsubst %.cpp,%.o,${dogCpp})