如何解释 Verilog 中的阻塞分配与非阻塞分配？

Question

在绘制硬件图时，我对如何解释阻塞和非阻塞分配感到有点困惑。我们是否必须推断非阻塞赋值给我们一个寄存器？那么根据这条语句c <= a+b，c应该是一个寄存器吧，而不是a和b？

module add (input logic clock,  
output logic[7:0] f);   

logic[7:0] a, b, c;  

always_ff @(posedge clock)  
begin   
  a = b + c;   
  b = c + a;   
  c <= a + b;  
end   

assign f = c;  

endmodule

Answer 1

传统的 Verilog 智慧完全错误。对本地变量使用阻塞赋值没有问题。但是，您永远不应该使用阻塞分配进行同步通信，因为这是不确定的。

时钟始终块内的非阻塞分配将始终推断出触发器，如语义所规定的。

时钟始终块内的阻塞分配是否推断触发器完全取决于它的使用方式。如果变量可能在分配之前被读取，则将推断出触发器。否则，这就像一个临时变量，会产生一些组合逻辑。

Answer 2

最初了解阻塞和非阻塞分配之间的差异确实有点棘手。但不用担心 - 有一个方便的经验法则：

如果您想使用 always 块推断组合逻辑，请使用块赋值 (=)。如果您需要顺序逻辑，请使用带有非阻塞赋值的时钟 always 块 (<=)。并尽量不要将两者混合。

您上面的代码可能不是最好的例子。如果不知道您要构建什么加法器/触发器结构，则存在组合反馈路径的危险（这很糟糕）。由于您没有输入总线，因此您实际上是在尝试构造 a、b 和c凭空而来！

但要回答你的问题，分配给时钟 always 块内的任何变量都会推断出触发器，除非它使用阻塞运算符 (=) 分配并用作一种局部变量。

module add
  (
   input clock,
   input [7:0] in1,
   input [7:0] in2,
   output logic [7:0] f1, f2, f3, f4, f5
   );   


   // f1 will be a flipflop
   always_ff @(posedge clock) begin
      f1 = in1 + in2;
   end


   // f2 will be a flipflop
   always_ff @(posedge clock) begin
      f2 <= in1 + in2;
   end


   // f3 will be a flipflop
   // c1 will be a flipflop
   logic [7:0] c1;
   always_ff @(posedge clock) begin
      c1 <= in1 + in2;
      f3 <= c1 + in1;
   end


   // f4 will be a flipflop
   // c2 is used only within the always block and so is treated
   // as a tmp variable and won't be inferred as a flipflop
   logic [7:0] c2;
   always_ff @(posedge clock) begin
      c2 = in1 + in2;
      f4 = c2 + in1;
   end


   // c3 will be a flipflop, as it's used outside the always block
   logic [7:0] c3;
   always_ff @(posedge clock) begin
      c3 = in1 + in2;
   end

   assign f5 = c3 + in1;

endmodule

遵循经验法则而不是在 always 块中混合阻塞和非阻塞分配的一个重要原因是，混合分配可能会导致 RTL 模拟和门模拟/真实硬件操作之间出现严重的模拟不匹配。 verilog 模拟器对 = 和 <= 的处理方式截然不同。阻塞赋值意味着“立即将值赋给变量”。非阻塞赋值意味着“找出要分配给该变量的内容，并将其存储起来以便在将来的某个时间分配”。为了更好地理解这一点，值得阅读的一篇好论文是：另请参阅：http://www.sunburst -design.com/papers/CummingsSNUG2000SJ_NBA.pdf

Answer 3

只是想补充 Jan Decaluwe 的答案。看起来，实际上很少有代码真正使用了 Jan Decaluwe 所描述的内容，尽管它是绝对正确的。感谢卡明斯先生，混合阻塞和非阻塞语句现在已成为一种禁忌。

问题是，大多数地方都避免对局部变量使用阻塞语句，并且在 Google 的直接搜索空间中几乎没有代码提供了如何完成此操作的示例。我找到 Jan 提到的编码风格的唯一地方是 本文中的获胜代码。还有这个，我无意中发现的

Answer 4

我也为这件事苦恼过。

但首先，你应该明白，非阻塞或阻塞实际上与是否创建latch/ff无关！

对于它们的区别，你可以简单地理解它（一开始）：i。如果使用阻塞，则在块语句LHS赋值之前不能执行其后面的语句，因为如果使用变量，则可以更新并使用它的LHS更改的内容。然而，对于非阻塞来说，它不会像与下面的句子并行一样阻塞后面的句子（实际上应该先进行RHS计算，但没关系，混淆时忽略它）。这次执行时 LHS 不会更改/更新（下次始终块再次触发时更新）。下面的句子使用旧值，因为它在执行周期结束时更新。

a = 0; b= 0;
a = 1;
b = a;
--> output a = 1, b = 1;
a = 0; b= 0;
a <= 1;
b = a;
--> output a = 1, b = 0;

一个关键点是确定在您的代码（始终阻塞）中是否存在任何未分配值但可能发生的情况变量。如果您不向其传递值并且发生这种情况，则会创建latch/ff 来保留该值。

例如，

always @(*) begin
    if(in) out = 1;
    else out = 0;
end
--> this end without latch/ff
always @(*) begin
    if(in) out = 1;
end
--> this end with one latch/ff to keep value when in = 0, as it might happen and you didn't assign value to out as in=1 do. 

以下也可以创建latch/ff：

always @(*) begin
    if(in) a = 1;
    else b = 1;
end

-->为 in=1 创建闩锁/ffs，b 无分配，in=0 a 无分配。

另外，当你感知到clk的posegealways@(thoughtge clk)时，它必然以latch/ff结束。因为，对于clk来说，必须存在下降沿，而你什么都不做，就会创建latch/ffs来保留所有旧值！

Answer 5

请您始终可以在数字域中解释verilog，只是您必须了解如果您编写的相同代码在门级进行转换会发生什么，我个人不遵循在seq中使用非阻塞或在组合中使用阻塞的规则，这会限制你的思维。仅保留代码的数字部分
如果您的代码转换为门级，将会发生以下情况，只要看到您只需要这个，

1. 首先将进行全加器 - 输入 a 和 b
2. 输出将进入触发器，创建与 clk 同步的输出
3. 现在，由于分配是阻塞的，因此新的 a 将应用于下一个完整添加，并以新的 a 和 c 作为输入，其输出将转到 dffcsync 到 clk 创建新的 b
4. 现在，因为 b = c + a；是否存在阻塞语句，因此 b 被更新为这个新的 b
5. 现在它的 c<=a+b 现在发生的情况是创建一个全加器，将 a 和 b 作为输入，将 dff 同步到 clk ，现在是否还会有其他条件，例如 a=c;
6. 然后将创建一个 dff，其中旧的 c 而不是非阻塞语句刚刚创建的新 c，并且此 dff 同步到 clk 的输出转到 a，并且 a 得到更新

谢谢
问候
拉胡尔·贾因

Answer 6

我可以回答你的问题，但我认为一篇论文最适合这个问题，所以我建议你阅读 Clifford Cummings 的这篇论文。它将消除您所有的疑虑，此外还将加强您对 verilog 的理解。

http://www.sunburst-design.com/papers/CummingsSNUG2000SJ_NBA_rev1_2.pdf