DDS频率合成器数字锁相环
我正在研究一个关于跳频收发器的项目。我想在 FPGA 上实现锁相环，即数字 PLL。我将输入信号乘以一定的频率，然后通过 LPF。现在我把这个低频交给DDS。我希望我的 DDS 像 VCO 一样工作并锁定输入相位/频率。我怎样才能做到这一点？
我还需要知道 DDS 中的相位累加器如何工作：它们如何或获得什么输入来生成相应的频率？
I am working on a project about a frequency-hopping tranceiver. I want to implement a phase lock loop on FPGA i.e. a digital PLL. I am multiplying the incoming signal with a certain frequency and passing it through a LPF. Now I give this low frequency to DDS. I want my DDS to work like a VCO and lock to incoming phase/frequency. How can I do that?
I also need to know that how the phase accumulator in a DDS works: how or what input they are getting to generate corresponding frequency?
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评论（1）
Xilinx DDS 编译器的数据表提供了一些有关操作原理的信息。您可能想看看它们。
The datasheets of the Xilinx DDS Compiler have some information about the theory of operation. You may want to have a look at them.