如何在 Verilog 中实现可综合的 DPLL？
有没有直接的方法可以在可综合的 Verilog 中实现全数字锁相？一切（包括 VCO）都应该被综合。我希望锁定的信号约为系统时钟频率的 0.1-1%。我正在使用根据 1980 年 IEEE 论文重建的一个，但它的表现并不像宣传的那么好。
为简单起见，锁可以工作于二进制脉冲信号。
Is there any straight forward way to implement an all digital phase lock in synthesizable Verilog? Everything (including the VCO) should be synthesized. The signals I'm looking to lock to are ~0.1-1% of the system clock frequency. I am using one that I've reconstructed from 1980's IEEE papers, but it doesn't behave as well as advertised.
For simplicity, the lock can work on a binary pulse signal.
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评论（1）
在 FPGA 设计中，我通常使用内置 DCM 或 PLL。
Cyclone 2 最多内置 4 个 PLL。
请查看 Cyclone 2 中的 PLL。
In FPGA designs I normally use the built in DCMs, or PLLs.
The Cyclone 2 has up to 4 PLLs built in.
Have a look at PLLs in Cyclone 2.