systemverilog 支持链表吗？

Question

我尝试在 systemverilog 中实现一个循环双链表类（带有单个哨兵节点）。列表本身似乎按预期工作，但最终导致模拟器崩溃（损坏堆栈？）

这让我想知道这是否是该语言根本不支持的东西（就分配而言）？ SV 确实有一个“队列”结构，可以以相同的方式工作（可能在访问和插入时间上更有效）。

有什么想法吗？

Answer 1

SystemVerilog 是一种垃圾收集语言。如果您使用的模拟器实现的垃圾收集方案有问题，则循环链表可能会导致问题。

Answer 2

SystemVerilog 确实有一个队列结构。它们的声明有点像数组，但使用 $ 符号：

int myqueue[$];   // $ indicates a queue

myqueue.push_front(14);
some_int = myqueue.pop_back();

取决于您如何使用方法 push_front()、push_back() 的组合、 pop_front() 和 pop_back()，您可以实现堆栈和FIFO 等。快速的互联网搜索应该会为您提供方法和声明选项的完整列表。

我怀疑 SystemVerilog 队列是否可以综合。我不是 100% 确定你会如何在不首先检查索引的情况下从一个循环缓冲区中创建一个循环缓冲区......

Answer 3

我所不熟悉的语言本质上没有缺失任何东西。几乎所有内容都是通过引用传递的，所以这是您需要的主要内容。我能想到的唯一问题是要记住 SV 是垃圾收集的，因此当实例从列表中删除时清空对它们的引用非常重要（但无论如何你可能会这样做）

我很确定队列将在内部实现为链表。也就是说，当我想以奇怪而美妙的方式使用队列时，我在不同的模拟器上遇到了一些问题。