Xilinx 10.1 中的 DCM
如何在 DCM 中生成不同的时钟？假设我想要使用 xilinx 10.1 中的单个数字时钟管理器 IP 核同时使用 20mhz、24mhz、28mhz、32mhz 时钟。
How can I generate different clocks in DCM? Suppose I want 20mhz, 24mhz, 28mhz, 32mhz, clocks simultaneously using single digital clock manager ip core in xilinx 10.1.
如果你对这篇内容有疑问，欢迎到本站社区发帖提问 参与讨论，获取更多帮助，或者扫码二维码加入 Web 技术交流群。
绑定邮箱获取回复消息
由于您还没有绑定你的真实邮箱，如果其他用户或者作者回复了您的评论，将不能在第一时间通知您！
发布评论
评论（2）
尝试在 Xilinx CoreGen 应用程序中使用时钟向导。
Try using clock wizard in Xilinx CoreGen application.
每个设备系列都可以有不同的 DCM 实现。
因此，要更进一步，您必须考虑：-
您的目标是哪种 Xilinx FPGA？
以及
您的输入时钟频率是多少？
每个 DCM 都可以为您提供 Clk、Clk 2x、Clk DV（分频）和 Clk Fx（频率合成）。
您可以为 ClkDv 指定分频比（1.5 至 16）。
对于 ClkFx，您提供多个 (M) 和分频 (D) 值，然后输入时钟速率 * M / D。
因此单个 DCM 无法为您提供您要求的 20mhz、24mhz、28mhz 和 32mhz 时钟。
如果您使用 OutputLogic 提到的时钟向导，那么您可以使用可能的组合。您可以通过从 Xilinx 网站下载 webpack 来获取时钟向导。
Each devices family can have a different implementation of the DCM.
So to go any further you have to consider :-
Which Xilinx FPGA are you targeting?
and
What is you input clock frequency?
Each DCM can give you Clk, Clk 2x, Clk DV (Divde) and Clk Fx (Frequency Synthesis).
You can specify the divide ratio (1.5 to 16) for ClkDv.
For ClkFx you provide multiple (M) and divide (D) values, the clock rate is then input * M / D.
So a single DCM can not give you the 20mhz, 24mhz, 28mhz and 32mhz clocks that you ask for.
If you use the clock wizard that OutputLogic mentions, then you can play with the possible combinations. You can get the clock wizard by downloading the webpack from the Xilinx website.