根据目标更改 Makefile 变量值

Question

我不熟悉 makefile，但习惯了简单的。现在，我手头有一个任务。

我需要根据给定的目标使用不同的库和不同的包含路径来编译和链接测试应用程序。如果目标是 TARGET1，则链接到 LIB1 并在编译期间包含 INCLUDEPATH1。同样，如果给定目标是 TARGET2，则使用 CFLAGS 中的 INCLUDEPATH2 进行编译并与 LIB2 链接。

%.o: %.c
    @echo [CC]  $< ...
    $(CC) $(CFLAGS) -o $*.o $<

现在我有一个如上所述的规则来编译我的测试应用程序。现在如何根据目标更改 CFLAGS。

Answer 1

如果您使用的是 GNU Make，则可以使用特定于目标的变量：

target1: CFLAGS = -IINCLUDEPATH1
target1: LDLIBS = -lLIB1

target2: CFLAGS = -IINCLUDEPATH2
target2: LDLIBS = -lLIB2

all: target1 target2

target1: target1.o misc.o
target2: target2.o

但是，这并不像您希望的那样工作：如果 target1 和 target2 共享一些源文件，您需要将它们安排到每个被编译两次并生成不同名称的 .o 文件——这会让你的 makefile 变得更加复杂。

此外，如果您输入 make target1，则 -IINCLUDEPATH1 将根据需要传播到 misc.c 的编译。但是，如果您输入 makemisc.o，它无法知道这最终是针对 target1 的，并且 misc.c 的编译将没有获得特殊的 $CFLAGS 值（尽管它会获得全局值，如果有的话）。

所以这实际上只在简单的情况下有用。但也许你的情况足够简单。

Answer 2

我不认为你可以根据目标改变变量。假设您调用

make TARGET1 TARGET2

CFLAGS 那么会有什么值？

在这种情况下，您可以使用非模式规则来区分目标。

TARGET1: a.c
    @echo [CC] 
lt; ...
    $(CC) -I INCLUDEPATH1 ...

TARGET2: a.c
    @echo [CC] 
lt; ...
    $(CC) -I INCLUDEPATH2 ...

为了减少重复，您还可以使用变量和“函数”。然后，您可以在不同的规则中重复使用模式规则的主体。

define compile_cmd
    @echo [CC] 
lt; ...
    $(CC) -I $1 -l$2 $(CFLAGS)
endef

TARGET1: a.c
    $(call compile_cmd,INCLUDEPATH1,LIB1) -o $@ 
lt;

TARGET2: a.c
    $(call compile_cmd,INCLUDEPATH2,LIB2) -o $@ 
lt;

%.o: %.c
    $(call compile_cmd,INCLUDEPATH_DEFAULT,LIB_DEFAULT) -o $@ 
lt;

这将构成一个足够漂亮且灵活的 makefile 来满足您的需求。