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如何在Xilinx中定义时钟输入

发布于 2024-08-31 00:01:55 字数 274 浏览 3 评论 0原文

嘿，我几乎没有使用 Xilinx 的经验。我有一个数字逻辑课程的小组项目即将到期，我的合作伙伴（本应负责 Xilinx 模拟）决定放弃我。所以我想在最后一刻弄清楚这一点。

我使用一些 JK 触发器设计了一个同步计数器，我需要定义 FJKC 的 CLK 输入。

我已经绘制了正确的原理图，但我无法弄清楚如何定义时钟输入。

任何帮助表示赞赏，是的，这是作业。我只是在网上找不到任何基本的 xilinx 文档/教程，而且老实说我没有时间学习整个 IDE。

我正在使用 VHDL

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寻找我们的幸福 2024-09-07 00:01:55

想象一下您有一个示例设备，如下所示：

ENTITY SampleDevice IS 
    PORT 
    ( 
        CLK : IN std_logic
    );
END SampleDevice;

为了将 CLK 信号附加到 FPGA 中的真实时钟输入，您应该将其设置为顶级模块并创建一个带有条目的 UCF 文件：

NET "CLK"  LOC = "P38";

>P38是Xilinx Spartan 3 XC3S200中的时钟输入。

Imagine that you have a sample device as follows:

ENTITY SampleDevice IS 
    PORT 
    ( 
        CLK : IN std_logic
    );
END SampleDevice;

In order to attach CLK signal to a real clock input in your FPGA you should set it as Top Module and create an UCF file with an entry:

NET "CLK"  LOC = "P38";

The P38 is the clock input in Xilinx Spartan 3 XC3S200.

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那小子欠揍 2024-09-07 00:01:55

看看这个例子。

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;    -- for the unsigned type

entity counter_example is
generic ( WIDTH : integer := 32);
port (
  CLK, RESET, LOAD : in std_logic;
  DATA : in  unsigned(WIDTH-1 downto 0);  
  Q    : out unsigned(WIDTH-1 downto 0));
end entity counter_example;

architecture counter_example_a of counter_example is
signal cnt : unsigned(WIDTH-1 downto 0);
begin
  process(RESET, CLK) is
  begin
    if RESET = '1' then
      cnt <= (others => '0');
    elsif rising_edge(CLK) then
      if LOAD = '1' then
        cnt <= DATA;
      else
        cnt <= cnt + 1;
      end if;
    end if;
  end process;

  Q <= cnt;

end architecture counter_example_a;

来源

Check out this example.

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;    -- for the unsigned type

entity counter_example is
generic ( WIDTH : integer := 32);
port (
  CLK, RESET, LOAD : in std_logic;
  DATA : in  unsigned(WIDTH-1 downto 0);  
  Q    : out unsigned(WIDTH-1 downto 0));
end entity counter_example;

architecture counter_example_a of counter_example is
signal cnt : unsigned(WIDTH-1 downto 0);
begin
  process(RESET, CLK) is
  begin
    if RESET = '1' then
      cnt <= (others => '0');
    elsif rising_edge(CLK) then
      if LOAD = '1' then
        cnt <= DATA;
      else
        cnt <= cnt + 1;
      end if;
    end if;
  end process;

  Q <= cnt;

end architecture counter_example_a;

Source

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