关于“中断”的问题

发布于 2024-08-30 04:56:47 字数 406 浏览 5 评论 0原文

有人可以帮我澄清以下概念,以及它们之间的关系吗?

  • 可屏蔽中断
  • 不可屏蔽中断
  • 硬件中断
  • 软件中断
  • CPU INTR 引脚
  • EFlags 寄存器的 IF 位

一些具体问题:

  • 可屏蔽/不可屏蔽中断与硬件/软件中断之间的关系是什么?
  • 可屏蔽性和软件/硬件之间有什么关系?
  • 是否有不可屏蔽/软件中断和可屏蔽/硬件中断?
  • INTR引脚检测到什么类型的中断?
  • EFlags 寄存器的 IF 位允许/禁止哪些类型的中断?
  • 什么样的中断需要中断控制器?

非常感谢。

Could someone help me clarify the following conecpts, and the relationship among them?

  • Maskable interrupt
  • Unmaskable interrupt
  • Hardware interrupt
  • Software interrupt
  • CPU INTR pin
  • the IF bit of EFlags register

Some specific questions:

  • What's the relationship between Maskable/Unmaskable interrupt and Hardware/Software interrupt?
  • What's the relationship between maskability and being software/hardware?
  • Is there any unmaskable/software interrupt and maskable/hardware interrupt?
  • What kind of interrupts does INTR pin detect?
  • What kind of interrupts are enabled/disabled by IF bit of EFlags register?
  • What kind of interrupts need the presence of an interrupt controller?

Many thanks.

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评论(1

压抑⊿情绪 2024-09-06 04:56:47


屏蔽中断:可以通过设置适当的位来启用/禁用。

  • 不可屏蔽:可以启用/禁用。 (无指定位)。

  • 硬件: RST、INTR 等。当硬件引脚正确激活时,就会发生中断。

  • 软件:使用 INTERRUPT 软件指令引发的中断。

  • INTR 引脚为中断接收引脚。

  • 所有中断均由“中断处理程序”(即中断服务程序(ISR))处理。 ISR 是一个编写的函数,当中断发生时执行。

  • IF(位 9)中断允许标志:控制处理器对可屏蔽中断请求的响应。设置为响应/启用可屏蔽中断;清零以禁止/禁用可屏蔽中断。


更多问答这里有一个信息:

了解详细信息解释。请参考 Barry B Brey 的书 Microprocessor x86

祝你好运!!

Interrupts


Maskable: Can be enabled/disabled by setting the proper bit.

  • Non-Maskable: Can NOT be enabled/disabled. (no designated bit).

  • Hardware: RST, INTR etc. Whenevr the h/w pin is activated properly h/w INTERRUPT occurs.

  • Software: An Interrupt raised by using the INTERRUPT software instruction.

  • INTR pin is Interrupt receive pin.

  • All interrupts are handled by the "Interrupt-handler" i.e. Interrupt service routine (ISR). An ISR is a function written, that is executed when an interrupt occurs.

  • IF (bit 9) Interrupt enable flag : Controls the response of the processor to maskable interrupt requests. Set to respond/enable to maskable interrupts; cleared to inhibit/disable maskable interrupts.


A lot more Q & A info here:

For a detailed explanation. Plz refer the book Microprocessor x86 by Barry B Brey

GoodLuck!!

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