如何重写 Verilog 代码以删除额外的 reg？
我怎样才能重写下面的代码，这样我就不需要额外的 reg mul.我只想取出 32 * 32 位乘法结果的 32 位并将其放入 Result
input signed[31:0] Reg1;
input signed[31:0] Reg2;
output[31:0] Result;
reg signed[31:0] Result;
reg[63:0] mul;
mul = Reg1 * Reg2;
Result = mul[31:0];
How can I rewrite the code below so that I don't need to have an extra reg mul. I just wanted to take the 32 bits of the resulting 32 * 32 bit multiplication and put it into Result
input signed[31:0] Reg1;
input signed[31:0] Reg2;
output[31:0] Result;
reg signed[31:0] Result;
reg[63:0] mul;
mul = Reg1 * Reg2;
Result = mul[31:0];
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