VHDL 中的案例陈述

Question

在VHDL中编程时，可以在case语句中使用变量吗？该变量将被其中一种情况修改

，即

case task is

when 1 =>

when 2 => 

when number =>

这样可以吗？

Answer 1

用于模拟或综合？

无论哪种方式，从文档：

选项必须是与表达式具有相同离散类型的常量。

使用 if 测试 number，可以是：

if task=number then
  ...
else
  case task is
    when 1 => ...
    when 2 => ...
    when others => ...
  end case;
end if;

或

case task is
  when 1 => ...
  when 2 => ...
  when others =>
    if task=number then
      ...
    else
      ...
    end if;
end case;

您的选择取决于您想要 if task=number 测试的结果还是when ... => 测试有优先权？ （例如，假设无论出于何种原因 number=1，您希望 when 1 => 还是 if task=number 最终提供您的结果?)

在简单的情况下，case 语句综合为多路复用器； if 语句综合为比较器和双输入多路复用器。一种会融入另一种。