Verilog 代码在 FPGA 上进行模拟但未按预期运行

Question

我对我的代码进行了行为模拟，效果非常好。结果正如预测的那样。当我综合代码并将其上传到 spartan 3e FPGA 并尝试使用 Chipscope 进行分析时，结果与我的预期相差甚远。我做错了什么？ http://pastebin.com/XWMekL7r

Answer 1

第 13-16 行是正确的。 “reg [6:0] fib_number_cnt = 1;”与使用“初始”语句不同。阅读 Xilinx 综合指南，了解有关如何初始化寄存器的更详细说明。

Answer 2

您的问题在于第 13-16 行，您在其中设置状态寄存器的初始值：

 reg    [OUTPUT_WIDTH-1:0] previousstate = 0;              
 reg    [OUTPUT_WIDTH-1:0] presentstate = 1;
 reg    [6:0] fib_number_cnt = 1;  
 reg    [OUTPUT_WIDTH-1:0] nextstate = 1; 

这相当于编写分配这些值的“初始”语句，该语句不可综合 - 中没有默认值之类的东西硬件。当您将设计放入 FPGA 中时，所有这些寄存器都将采用随机值。

相反，当重置为高电平时，您需要在always块内初始化这些计数器/状态。

always @(posedge clk or posedge reset)
  if (reset) begin
     previousstate <= 0;
     presentstate <= 1;
     ... etc ...
  end

回答后续问题：

当您像这样初始化代码时，硬件中不会发生任何事情 - 它会被完全忽略，就像您放入了 $display 语句一样。综合工具会跳过所有仅模拟的构造，同时通常会向您提供某种警告（这实际上取决于工具）。

现在，阻塞和非阻塞问题需要一个很长的答案:)。我将引导您阅读 SNUG-2000 中的这篇论文，它可能是有关该主题的最佳论文。它回答了您的问题以及该主题的许多其他问题。之后，您将了解为什么在顺序逻辑中使用阻塞语句被认为是不好的做法，以及为什么您的代码无论如何都可以很好地使用阻塞语句。

http://cs.haifa.ac.il/courses/ verilog/cummings-nonblocking-snug99.pdf

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更多答案：

创建像您这样的逻辑的通常“模式”是有两个always块，一个定义逻辑，一个定义触发器。在前者中，您使用阻塞语句来实现逻辑，而在后者中，您锁存（或重置）生成的值。所以，像这样：

wire some_input;

// Main logic (use blocking statements)
reg state, next_state;
always @*
  if (reset) next_state = 1'b0;
  else begin
    // your state logic
    if (state) next_state = some_input;
    else next_state = 1'b0;
  end

// Flops (use non-blocking)
always @(posedge clock)
  if (reset) state <= 1'b0;
  else state <= next_state;

请注意，我使用的是同步重置，但如果需要，您可以使用异步。