使用电线数组作为输入的语法

Question

我有以下模块：

module add_8bit ( output wire co,
              output wire [7:0] r,

              input wire ci,
              input wire [7:0] x,
              input wire [7:0] y );

我尝试通过以下代码使用它：

 wire rbit [7:0];
 wire onebit [7:0];
 wire twocomp [7:0];

 wire tco, tci;

 add_8bit t9 ( tco, twocomp, tci, rbit, onebit );

由于最后一行，它不会编译。为什么？

Answer 1

您在第二个代码片段中将电线声明从后到前。应该是：

wire [7:0] rbit;
wire [7:0] onebit;
wire [7:0] twocomp;

Answer 2

在您的模块定义中，您声明了三个 8 位 wire 端口：

 output wire [7:0] r,
 input  wire [7:0] x,
 input  wire [7:0] y

但是，在您的调用模块中，您声明了三个 1 位宽 x 8 位深 wire 数组（请参阅 IEEE Verilog 标准，1364-2005，第 4.9 节“数组”）：

 wire rbit    [7:0];
 wire onebit  [7:0];
 wire twocomp [7:0];

将这些线数组连接到模块实例时，会发生端口连接类型不匹配，从而导致编译错误。

要解决这种情况，您必须确保用于连接到实例的信号类型与模块端口类型匹配，正如 Marty 指出的，您很可能想要更改调用模块 wire。声明：

wire [7:0] rbit;
wire [7:0] onebit;
wire [7:0] twocomp;

另一种可能性是更改模块端口以匹配调用模块线路，但我真诚地怀疑这就是您想要的。