Verilog 中的模块标识符是否可以与模块类型相同？
例如，
module top
debouncer debouncer(...);
endmodule
module debouncer
...
endmodule
我可以在顶部模块中将去抖动器实例化为“去抖动器”，还是非法的？
For example
module top
debouncer debouncer(...);
endmodule
module debouncer
...
endmodule
Can I instantiate a debouncer as "debouncer" in the top module, or is that illegal?
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评论（1）
是的，模块实例名称与 Verilog 中的模块名称匹配是合法的，并且当您只需要一个模块实例时，这样做很常见。但是，您可以通过简单地使用您最喜欢的模拟器编译您的文件来快速验证这一点。以下是合法的语法并为我编译：
Yes, it is legal for a module instance name to match the module name in Verilog, and it is quite common to do so when you only need one instance of a module. But, you could have quickly verified that for yourself by simply compiling your file with your favorite simulator. The following is legal syntax and compiles for me: