从 makefile 生成 VHDL 条件

Question

我有一个 vhdl 设计，需要适应不同的变体。 如果能够从 makefile 生成配置那就太好了。用于生成一个项目的 makefile 已准备就绪并可以运行。

我想避免不同的项目有不同的非常相似的文件。 这些项目之间的唯一区别是某处有几行，其中一个包含一堆另一个不需要的 vhdl 文件（和组件）。

例如，我想避免有两个不同的顶级 vhd 文件。相反，我想在顶部文件中使用条件，以便包含（或不包含）其他 vhdl 文件和组件，具体取决于项目。

您对如何执行此操作有什么建议吗？

我尝试使用外部预编译器（gcc）但无法使其工作。此外，我真的不想强迫其他开发人员安装 gcc，或者无法在 Xilinx IDE 中使用 vhdl 文件。

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编辑：添加示例

我有两个产品 A 和 B。我想对这两个产品使用相同的文件，并使用条件排除产品 B 的某些部件，生成不同硬件部件的配置，当然还有其他事情。

我想从命令行生成配置： 制作product_A和制作product_B。

如果我将 generates 放入 vhdl 中以根据目标包含/排除代码，则 xst 需要知道正在构建什么目标。问题是如何将当前目标从 makefile 传递到 xst。

在使用 gcc 编译 C 代码时，我将放入源代码：

#if defined(product_B)
    ...
#elsif defined(product_A)
    ...
#endif

，然后在 makefile 中设置定义：

product_A: source.c
    gcc -Dproduct_A source.c

product_B: source.c
    gcc -Dproduct_B source.c

Answer 1

您是否考虑过使用 vhdl GENERATE 语句并将其包装在您想要配置的逻辑周围。

name : FOR N IN 1 TO 8 GENERATE

  concurrent statements here

END GENERATE name;

然后，如果您将一些配置泛型添加到顶级文件中，您可以控制生成的运行方式。

编辑

您可以使用 XST 中的命令行设置 GENERICS：

-generics {name=value name=value}

仅从 9.1 开始添加对此的支持。

Answer 2

这里有几个选项：

1. 尽量不要使用不同的文件，而是在一个文件中实现所有不同的版本。 这是迄今为止最强大的方法。 VHDL 有一些有用的构造可以帮助您完成此任务：泛型、生成 语句、包、配置等。
2. 使用外部宏预处理器来获得 VHDL 文件“模板”。一些强化的 Unixoid 使用古老的 m4 工具。我会采取不同的路径，使用成熟的编程语言（例如 Python）和一些模板库。然后，您可以轻松地将这些模板生成的真实 VHDL 文件合并到您的 makefile 中。

无论如何，首先尝试使用选项（1）。差异可能没有你想象的那么糟糕。

Answer 3

生成是做到这一点的方法 - 无论是否编译某些内容，您都需要一个 if 生成：

product_a_gen: if product_a='1' generate
    -- some code in here
end generate product_a_gen;
product_b_gen: if product_b='1' generate
    -- some code in here
end generate product_b_gen;

VHDL2008 添加了生成扩展，因此您可以拥有 case 和 else 部分。 Doulos 有一个关于此的应用说明。

请注意 XST 和传递泛型，它们在支持的类型上受到限制。