verilog 中的线方程
如果说我有以下电线设置，那么电线分配都有效吗？
wire[3:1] w;
wire w1;
wire [1:0] w2;
A) w1 = w[2];
B) w2 = w[1:0];
C) w2 = w[1:2];
我猜一切都是有效的......
If say I have the following wire set-ups, is the wire assignment all valid?
wire[3:1] w;
wire w1;
wire [1:0] w2;
A) w1 = w[2];
B) w2 = w[1:0];
C) w2 = w[1:2];
I am guessing that everything is valid....
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评论（1）
别猜了。尝试自己编译代码。 A 和 B 是合法语法。根据我尝试过的模拟器（VCS 和 NC-Verilog），C 是非法语法，假设您的意思是：
编译错误消息将类似于“非法部分选择范围”。
在 IEEE Verilog 标准 (Std 1364-2005) 的第 5.2.1 节“向量位选择和部分选择寻址”中，规定第一个数字必须比第二个数字寻址更高的有效位。
Don't guess. Try to compile the code for yourself. A and B are legal syntax. C is illegal syntax, according to the simulators I tried (VCS and NC-Verilog), assuming you mean:
The compile error message will be something like "Illegal part select range".
In the IEEE Standard for Verilog (Std 1364-2005), section 5.2.1 "Vector bit-select and part-select addressing", it is stated that the 1st number must address a more significant bit than the 2nd number.