如何“分配” Verilog 中输出寄存器的值？

Question

（在这里插入真正基本的问题免责声明）

更具体地说，我有以下声明：

output reg icache_ram_rw

在代码的某些点上，我需要将零值放入此注册表中。这是我尝试过的方法和结果：

assign icache_ram_rw = 1'b0;
( declarative lvalue or port sink reg icache_ram_rw must be a wire )

icache_ram_rw <= 1'b0;
( instance gate/name for type "icache_ram_rw" expected - <= read )

我到底该怎么做？

Answer 1

从输出声明中删除“reg”，代码应该可以工作（默认为连线输出类型）。

大多数自学成才或学识较差的工程师在 Verilog 中发现有两件事难以理解：(1) 阻塞分配与非阻塞分配（请参阅我关于此主题的论文：http://www.sunburst-design.com/papers/CummingsSNUG2000SJ_NBA.pdf）和（2）reg-vs-wire。现在让我们澄清后一个话题。

左侧 (LHS) 或过程赋值（始终、初始、任务、函数）上的任何内容都必须声明为变量类型（通常是 reg）。该语言中的其他一切都是网络（通常是电线）。没有例外。真的就是这么简单。我不知道有哪一本 Verilog 书能这么简单地阐述这一点。

这是怎么发生的？我问 Phil Moorby（Verilog 语言的发明者和好朋友）“为什么要使用 reg？” Phil 告诉我，当他发明 Verilog 时，还没有综合工具，他认为来自always 块的所有内容都将成为寄存器。他错了，现在我们被这个“reg”关键字困住了。

十多年来，我一直试图在 Veirlog 和 SystemVerilog 委员会上改变这一点。我想将所有内容声明为电线，并且第一次使用将确定“电线”的行为是否像一个reg（来自程序块的第一个分配和最后一个分配获胜）或像一个电线（第一个分配来自驱动源，例如模块输出或连续分配和多个驱动程序的解决方式与今天的 Verilog 一样），并且对同一信号进行程序分配和驱动程序分配是非法的。唉，我在委员会中没有获得足够的票数来成功通过这项提案。

这是我在自己的代码中最常犯的错误。只需习惯“非法 LHS 分配”或“非法连线分配”等错误消息即可。它们的意思是一样的，你忘了声明你的规则。

问候 - Cliff Cummings - Verilog &系统Verilog大师

Answer 2

assign 语句用于驱动wire。

如果您将某些内容声明为 reg，那么您必须在过程（ always 或 initial 块）内为其赋予值。最佳实践是仅在同一 always 块中设置 reg 的值。例如：

always @( * ) begin // combo logic block
   if( some_condition ) begin
      icache_ram_rw = 1'b0;
   end else begin
      icache_ram_rw = something_else;
 end

reg 和 wire 之间存在重要差异，您应该仔细阅读。

我有一种感觉，如果你驱动 RAM 信号，你将需要一些时钟逻辑。在这种情况下，您将需要如下所示的代码：

// some parameter definitions to make logic 'read' clearer.
localparam READ = 1'b0; 
localparam WRITE = 1'b1;

// standard clocked logic 'template' that synthesis tools recognise.
always @( posedge clk or negedge resetb )
  if( !resetb ) begin  // asynchronous active low reset
     icache_ram_rw <= READ;
  end else if( some_enable_condition ) begin
     icache_ram_rw <= WRITE;
  end else begin
     icache_ram_rw <= READ;
  end

Answer 3

请注意，您还可以在声明时为 reg 分配一个初始值，如下所示：

output reg icache_ram_rw = 1'b0;

这将确保它在模拟中以零值开始。对于综合，您的结果将取决于综合工具和目标技术（对于 FPGA，您通常可以为硬件分配一个初始值；对于 ASIC，情况并非如此）。

Answer 4

1. 问题是，综合时的分配语句将创建端口/引脚，这就是为什么它需要一根电线作为输出。
2. 您创建的名为 icache_ram_rw 的寄存器现在是一个寄存器，与引脚不同，
3. 因此要分配一个寄存器，您需要使用正确的 verilog 格式。verilog
4. 允许使用always语句进行相同的操作，创建一个 DFF 并输入该引脚DFF就是你的icache_ram_rw，该格式已经由其他人提供了。