如何从字符串生成串行信号？

发布于 2024-08-12 20:53:00 字数 161 浏览 8 评论 0原文

如何将二进制字符串（例如 "01011101000100111"，长度可变）表示的数据发送到给定固定延迟或时钟信号的 std_logic 信号？我希望将其用于测试平台，因此我希望能够以尽可能少的麻烦任意更改二进制字符串，因此我正在考虑使用generate。

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不如归去 2024-08-19 20:53:00

我谦虚地提出一个固定延迟版本（毕竟它是测试平台代码......）。我已经检查过了，它可以工作，但我更喜欢 verilog，所以这段代码可能不是最好的 VHDL...

--
-- Clocking out bitstream
--

library ieee;
use ieee.std_logic_1164.all;

entity stackoverflow_strings is
end stackoverflow_strings;

-- this is testbench code, so we can use "wait"s inside a "for" loop.
architecture rtl of stackoverflow_strings is
signal my_output : std_ulogic;
begin

shift_data : process is
constant my_bits : std_logic_vector := B"100101010000100010101";
begin
   my_output <= '0';
   wait for 10 ns; 
   for i in my_bits'range loop
      my_output <= my_bits(i);
      wait for 10 ns;
   end loop; 

   wait;
end process shift_data;

end rtl;

I humbly present a fixed-delay version (it is testbench code after all...). I've checked this and it works, but I'm more comfortable in verilog so this code may no be the nicest VHDL ever...

--
-- Clocking out bitstream
--

library ieee;
use ieee.std_logic_1164.all;

entity stackoverflow_strings is
end stackoverflow_strings;

-- this is testbench code, so we can use "wait"s inside a "for" loop.
architecture rtl of stackoverflow_strings is
signal my_output : std_ulogic;
begin

shift_data : process is
constant my_bits : std_logic_vector := B"100101010000100010101";
begin
   my_output <= '0';
   wait for 10 ns; 
   for i in my_bits'range loop
      my_output <= my_bits(i);
      wait for 10 ns;
   end loop; 

   wait;
end process shift_data;

end rtl;

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