Verilog 中自定义模块阵列的单输入

Question

因此，我有一个由 4 个 RAM 模块组成的数组，我希望能够根据两个不同的选择器信号对其进行读/写。现在，我正在使用中间信号实例化 RAM：

    genvar i;
    generate
    for (i = 0; i < regnum; i=i+1) begin: regs    
         rfram_generic rf (clk,rst,ce_a_int[i],addr_a_int[i],do_a_int[i],
                               ce_b_int[i],addr_b_int[i],do_b_int[i],
                               ce_w_int[i],we_w_int[i],addr_w_int[i],
                               di_w_int[i]);
    end
    endgenerate

并且我想使用 head 或 tail 信号（2 位向量）来选择要使用的 RAM。有什么想法如何做到这一点？

Answer 1

我是新来的，还不能评论问题，但回应 Marty：大多数 FPGA 综合工具都会尽可能将具有三态值的内部多源信号转换为类似 MUX 的逻辑。例如，请参见：旧的三态到逻辑行为的描述对我来说听起来很准确。

作为对 Adam 的建议，您最好通过自己执行屏蔽而不是使用三态来在代码中明确说明这一点。这将提高可移植性，为您提供更可预测的结果，并在有人需要重新访问您的代码时作为自我文档。

但是，根据您的解决方案进行一些猜测，简单地屏蔽写入端口上的时钟使能并复用读取端口的输出可能是有意义的。例如：

reg [WIDTH-1:0] do_a,do_b;
always @(*) do_a = do_a_int[head];
always @(*) do_b = do_b_int[tail];
generate
   genvar i;
   for (i = 0; i < regnum; i=i+1) begin: regs    
      rfram_generic rf (clk,rst,
                        ce_a,addr_a,do_a_int[i],
                        ce_b,addr_b,do_b_int[i],
                        ce_w,head==i?we_w:1'b0,addr_w,di_w);
   end
endgenerate

这可能会导致比您的解决方案更简单的逻辑（即，更好的面积和延迟）。

Answer 2

我想我已经弄清楚了，必须使用生成语句：

genvar i;
generate 
    for (i = 0; i < regnum; i=i+1) begin: sigassign
        //read from the checkpoint in progress
        assign ce_a_int[i] = (head == i) ? ce_a : 'bz;
        assign addr_a_int[i] = (head == i) ? addr_a : 'bz;
        assign do_a = (head == i) ? do_a_int[i] : 'bz;
        //write to the checkpoint in progress
        assign ce_w_int[i] = (head == i) ? ce_w : 'bz;
        assign we_w_int[i] = (head == i) ? we_w : 'bz;
        assign addr_w_int[i] = (head == i) ? addr_w : 'bz;
        assign di_w_int[i] = (head == i) ? di_w : 'bz;
        //read from the last stable checkpoint
        assign ce_b_int[i] = (tail == i) ? ce_b : 'bz;
        assign addr_b_int[i] = (tail == i) ? addr_b : 'bz;
        assign do_b = (tail == i) ? do_b_int[i] : 'bz;
    end
endgenerate

Answer 3

很高兴听到您找到了问题的解决方案。我必须承认我没有完全理解你在做什么，但是有一点评论，你也可以在生成语句中使用 if ，从而实例化不同的模块或使用依赖于 genvar 的不同信号，例如：

generate
    genvar i;
    for (i = 0; i < regnum; i=i+1) begin: regs
        if (i == head) begin
            rfram_generic_a rf(...);
        end else if (i == tail) begin
            rfram_generic_b rf(...);
        end else begin
            rfram_generic_c rf(...);
        end
    end
endgenerate