用于 Verilog 或 SystemVerilog 的 TAP（测试任何协议）模块
Verilog 是否有 TAP（Test Anything Protocol）实现？那就太好了，因为这样我就可以使用证明来自动检查我的结果。
更新： 10/9/09：有人问为什么不使用断言。部分 TAP 为我提供了一些很好的报告，例如文件数量和测试数量。它还可以与闷烧一起使用来报告一段时间内的进展情况。
2009 年 10 月 12 日：我正在寻找一个最小的实现，在开始和结束时进行大量测试以及确定、诊断和失败功能。 is() 确实很好，但不是必需的。
Is there a TAP (Test Anything Protocol) implementation for Verilog? It would be nice because then I could use prove to check my results automatically.
Update:
10/9/09: It was asked why not use assertions. Partly TAP gives me some good reporting such as number of files and number of tests. It also can be used with smolder for reporting of progress over time.
10/12/09: I'm looking for a minimal implentation with number of tests at the beginning and end and the ok, diag and fail functions. is() would really nice, but not necessary.
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评论（1）
我认为 Verilog 没有原生 TAP 实现。我想说使用 TAP 的全部意义在于添加 TAP 生成器相对简单。如果您计划在 Verilog 中完成大量工作，您可能需要自己编写。
也就是说，您看过 veripool 吗？您可以使用 Verilog::Parser 作为桥梁来生成 TAP 输出，您可以使用 TAP::解析器 & 测试::Harness。
I don't think there is a native TAP implementation for Verilog. I would say that the whole point to using TAP is that adding a TAP generator is relatively straightforward. If you plan to do a lot of work in Verilog, you may want to write your own.
That said, have you looked at veripool? You may be able to use Verilog::Parser as a bridge to generate TAP output you could consume with TAP::Parser & Test::Harness.