您将如何在 Verilog 或 VHDL 中实现该数字逻辑？

Question

我发布了答案到 < a href="https://stackoverflow.com/questions/480405/finding-the-next-in-round-robin-scheduling-by-bit-twiddling">另一个 stackoverflow 问题，需要一些数字逻辑来解决可以用 Verilog 或 VHDL 实现，以便可以编程到 FPGA 中。

如何用 Verilog、VHDL 或任何其他硬件描述语言实现以下逻辑图？

编号框代表字段中的位。 每个字段都有K位，并且当前和掩码的位将由计算机系统提供（使用锁存寄存器或等效物）。 next 中的位将被读回同一计算机系统。

替代文本 http://img145.imageshack.us/img145/5125/bitshifterlogicdiagramkn7.jpg< /a>

另请参阅：此 stackoverflow问题

Answer 1

像这样的东西吗？

module scheduler
 #( parameter K = 10 )
  (
   input wire [K:1] current,
   input wire [K:1] mask,
   output reg [K:1] next
   );

   reg [K:1] a;
   reg [K:1] b;

   //'[i+1]' busses that wrap.
   // eg, for a 4-bit bus...
   // a[i]:        a[4],a[3],a[2],a[1] (obviously...)
   // a_wrap[i]:   a[1],a[4],a[3],a[2] 
   wire [K:1] mask_wrap    = { mask[1],mask[K:2] };
   wire [K:1] a_wrap       = { a[1], a[K:2] };
   wire [K:1] current_wrap = { current[1], current[K:2] };

   integer i;
   always @( * ) begin
      for( i=1; i<=K; i=i+1 ) begin
         a[i] = ~current_wrap[i] && b[i];
         b[i] = a_wrap[i] || mask_wrap[i];
         next[i] = ~a[i] && mask_wrap[i];
      end
   end


endmodule

（免责声明：有缺陷但不是模拟）