[数字设计]抓外部信号的沿

Question

以下用verilog描述，且只考虑信号上升沿，而下沿同理。
假设外部信号为sig,我们首先想到的会是
always@(posedge sig)
   ...
似乎没什么错，但这有很多的问题：
第一点，外部信号可能会有很多的毛刺，并非真正的上沿；
第二点，如此设计导致触发器所用时钟彼此不一致，特别对于像fpga之类的东西，综合虽然可以，但并不好。
其中，第一点是致命的。

Answer 1

对于其原因,我的电脑截图不知为什么出了问题,所以无法截图了.有兴趣的用modelsim仿真一下以下的电路,仔细对 ...
cjaizss 发表于 2010-10-20 09:18

    解决这个问题似乎就有点麻烦了，这是信号干扰很大的情况了。
  但方法还是一样存在：我们只辨别缓存为全1的时候认定为高电平，全0认定低电平。

2.   `timescale 1ns/1ps
4. module reset_module_test(
6.                                 gpio,
8.                                 clk,
10.                                 rst,
12.                                 io_out
14.     );
16. input gpio,clk,rst;
18. output io_out;
22. parameter REG_WILDTH=6;
24. reg io_out;
26. reg [REG_WILDTH-1:0]gpio_reg;
28. wire negedge_gpio, posedge_gpio;
29. always@(posedge rst or posedge clk)
30.      if(rst)
31.              io_out <= 1'b0;
32.      else if(&gpio_reg)
33.              io_out <= 1'b1;
34.      else if(!(|gpio_reg))
35.              io_out <= 1'b0;
36. endmodule
37.    

复制代码

Answer 2

这不是牛不牛的问题,这是常识,可是初学者却不一定有这样的常识.
cjaizss 发表于 2010-10-20 09:19

    问题解决的方法没有掌握之前就是实际问题,掌握之后就是常识了,在解决问题的过程所花的代价(时间,金钱)等就构成了解决问题的成本,能有效地解决问题的方法就是好方法,至于这个方法是高深的还是属于常识的,这属于各个人的主观评价了,但不论大家如何评价,不能否认的是解决了实际问题的这个客观结果.
   
   因此善于解决问题的人和能有效解决问题的方法就是牛!

Answer 3

lz 牛,这样在实际工作中的体会很有实际意义,远比一些纸上谈兵有实际意义.
system888net 发表于 2010-10-20 09:01

    这不是牛不牛的问题,这是常识,可是初学者却不一定有这样的常识.

Answer 4

对于其原因,我的电脑截图不知为什么出了问题,所以无法截图了.有兴趣的用modelsim仿真一下以下的电路,仔细对照一下波形图,再想想或许就明白了.

2. `timescale 1ns/1ps
3. module reset_module_test(
4.                                 gpio,
5.                                 clk,
6.                                 rst,
7.                                 io_out
8.     );
9. input gpio,clk,rst;
10. output io_out;
12. parameter REG_WILDTH=6;
15. reg io_out;
16. reg [REG_WILDTH-1:0]gpio_reg;
17. wire negedge_gpio, posedge_gpio;
20. assign negedge_gpio = (&(gpio_reg[REG_WILDTH-1:REG_WILDTH/2])) & (!(|(gpio_reg[REG_WILDTH/2-1:0])));
21. assign posedge_gpio = (!(|(gpio_reg[REG_WILDTH-1:REG_WILDTH/2]))) &  (&(gpio_reg[REG_WILDTH/2-1:0]));
24. always@(posedge rst or posedge clk)
25. if(rst)
26.   gpio_reg <= 0;
27. else
28.         gpio_reg <= {gpio_reg[REG_WILDTH-2:0], gpio};
29.        
30. always@(posedge rst or posedge clk)
31. if(rst)
32.   io_out <= 1'b0;
33. else
34.   begin
35.         if(negedge_gpio)
36.                 io_out <= 1'b0;
37.         else if(posedge_gpio)
38.                 io_out <= 1'b1;
39.   end
41. endmodule
44. module testbench
45.   ();
46.   reg clk,gpio,rst;
47.   wire io_out;
48.   reset_module_test reset_module_inst(
49.                                 gpio,
50.                                 clk,
51.                                 rst,
52.                                 io_out
53.     );
54.     initial
55.     forever
56.     begin
57.     clk=0;
58.     #2.5;
59.     clk=1;
60.     #2.5;
61.     end
62.    
63.     initial
64.       begin
65.         rst=0;
66.         #7;
67.         rst=1;
68.         #20;
69.         rst=0;
70.       end
71.       
72.     initial
73.       begin
74.         gpio = 1;
75.         #1000;
76.         gpio=0;
77.         #100;
78.         gpio=1;
79.         #2000;
80.         gpio=0;
81.         #99;
82.         gpio=1;
83.         #4000;
84.         gpio=0;
85.         #12;
86.         gpio=1;
87.         #4000;
88.         gpio=0;
89.         #5;
90.         gpio=1;
91.         #2;
92.         gpio=0;
93.         #7;
94.         gpio=1;
95.         #6;
96.         gpio=0;
97.         #197;
98.         gpio=1;
99.         #5000;
100.         $display("OK!");
101.         $stop();
102.         end
103. endmodule

复制代码

Answer 5

lz 牛,这样在实际工作中的体会很有实际意义,远比一些纸上谈兵有实际意义.

Answer 6

至于“用一个外部可能有毛刺的信号来作为组合输出，很危险”这一点，请相信我，我有过惨痛的教训。

Answer 7

本帖最后由 cjaizss 于 2010-10-21 13:16 编辑

然后，再滤去一次低电平下的毛刺：
module catch_posedge(rst,clk,sig_posedge,sig);
input rst,clk,sig;
output  sig_posedge;
reg [2:0]sig_reg;
always@(posedge rst or posedge clk)
if(rst)
       sig_reg[2:0]<=3'b111;
else
       sig_reg[2:0]<={sig_reg[1:0],sig};
assign sig_posedge = sig_reg==3'b011;
endmodule
基本成了

Answer 8

全部用内部寄存器来组合输出应该是比较好的选择。
module catch_posedge(rst,clk,sig_posedge,sig);
input rst,clk,sig;
output  sig_posedge;
reg sig_reg，sig_reg2;
always@(posedge rst or posedge clk)
if(rst)
       {sig_reg,sig_reg2}<=2'b11;
else
       {sig_reg,sig_reg2}<={sig,sig_reg};
/*以上写法我多少有点偷工减料，不推荐这么写，还是分开写比较好，好的代码习惯是需要的*/
assign sig_posedge = !sig_reg2 & sig_reg;
endmodule

Answer 9

于是怎么办呢？我们还是要用到系统时钟，缓存一道试下,在上沿处生成单脉宽的一个信号。
module catch_posedge(rst,clk,sig_posedge,sig);
input rst,clk,sig;
output  sig_posedge;
reg sig_reg;
always@(posedge rst or posedge clk)
if(rst)
       sig_reg<=1'b1;
else
       sig_reg<=sig;
assign sig_posedge = !sig_reg & sig;
endmodule

似乎看起来很好了，但其实也只是五十笑百，利用一个外部可能有毛刺的信号来作为组合输出，很危险，出现真正意思上的上沿（并非毛刺）的时候，其附近如果有毛刺，那么就有抓不到的危险。