CPLD/FPGA-最近的项目使用CPLD时，遇到很多警告，不太明白什么意思，及怎么解决？

Question

1、Warning: Found combinational loop（组合循环） of 1 nodes
Warning: Node "PWM:PWM_inst|PWM1_WidthCnt_buf[9]"
2、Critical Warning: Timing requirements for slow timing model timing analysis were not met. See Report window for details.

Answer 1

1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"
原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。
措施：编辑vector source file

2.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay
原因:时钟抖动大于数据延时,当时钟很快，而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现
措施：setting-->timing Requirements&Options-->Default required fmax 改小一些，如改到50MHZ

3.Design contains <number> input pin(s) that do not drive logic
原因:输入引脚没有驱动逻辑(驱动其他引脚）,所有的输入引脚需要有输入逻辑
措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.

4.Warning：Found clock high time violation at 8.9ns on node 'TEST3.CLK'
原因：FF中输入的PLS的保持时间过短
措施：在FF中设置较高的时钟频率

5.Critical Warning: Timing requirements were not met. See Report window for details.
原因：时序要求未满足，
措施：双击Compilation Report-->Time Analyzer-->红色部分（如clock setup:'clk'等）-->左键单击list path,查看fmax的SLACK REPORT再根据提示解决,有可能是程序的算法问题

6.Warning (10268): Verilog HDL information at lcd7106.v(63): Always Construct contains both blocking and non-blocking assignments
原因： 一个always模块中同时有阻塞和非阻塞的赋值

7.Can't achieve minimum setup and hold requirement <text> along <number> path(s). See Report window for details.
原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关,一般是由于多时钟引起的
措施：利用Compilation Report-->Time Analyzer-->红色部分（如clock hold:'clk'等），在slack中观察是hold time为负值还是setup time 为负值，然后在：Assignment-->Assignment Editor-->To中增加时钟名(from node finder)，Assignment Name中增加和多时钟有关的Multicycle 和Multicycle Hold选项，如hold time为负，可使Multicycle hold的值>multicycle,如设为2和1。

Answer 2

经过一段时间的学习和研究，发现在CPLD/FPGA硬件编程中，其中包含的Warning最好知道其意思和引发的原因，如果可以消除掉，尽量将其消除；当然，有些Warning可能对于程序的编译、分析等没有太大影响，就可以暂时忽略。但是对于另一类Critical Warning则不能放任不管，因为如果存在这样的Warning说明程序很可能无法满足时序要求，需要仔细分析程序并作出修改。
1.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results
原因:第9脚，空或接地或接上了电源
措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning
2.Found pins functioning as undefined clocks and/or memory enables
原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。
措施:如果clk不是时钟，可以加“not clock”的约束；如果是，可以在clock setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assignments>Timing analysis settings...>Individual clocks...>...
3.Found clock high time violation at 14.8 ns on register "PWM:PWM_inst|PWM1_WidthCnt_buf[0]"
原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold时间
措施:在中间加个寄存器可能可以解决问题
4. Design contains 4 input pin(s) that do not drive logic
原因：设计包含4个不驱动逻辑单元的输入引脚
措施：设计中包含4个输入引脚，但是可能没有使用，即未发挥作用的引脚，这种引脚一般可以删除。当然，也可以忽略，不会有太大影响。
5.Can't analyze file -- file E://quartusii//.v is missing
原因：试图编译一个不存在的文件，该文件可能被改名或者删除了
措施：不管他，没什么影响