- 第一章 SystemVerilog导论
- 第二章 文本值
- 第三章 数据类型
- 第四章 数组
- 第五章 数据声明
- 第六章 属性
- 第七章 操作符与表达式
- 第八章 过程语句和控制流
- 第九章 进程
- 第十章 任务与函数
- 第十一章 类
- 第十二章 随机约束
- 第十三章 进程间的同步与通信
- 第十四章 调度语义
- 第十五章 时钟控制块
- 第十六章 程序块
- 第十七章 断言
- 第十八章 层次
- 第十九章 接口
- 第二十章 覆盖
- 第二十一章 参数
- 第二十二章 配置库
- 第二十三章 系统任务与系统函数
- 23.1 简介(一般信息)
- 23.2 确立时的typeof函数
- 23.3 typename函数
- 23.4 表达式尺寸系统函数
- 23.5 范围系统函数
- 23.6 Shortreal转换
- 23.7 数组查询系统函数
- 23.8 断言严重性系统任务
- 23.9 断言控制系统任务
- 23.10 断言系统函数
- 23.11 随机数系统函数
- 23.12 程序控制
- 23.13 覆盖系统函数
- 23.14 对Verilog-2001系统任务的增强
- 23.15 $readmemb与$readmemh
- 23.16 $writememb and $writememh
- 23.17 File format considerations for multi-dimensional unpacked arrays
- 23.18 System task arguments for multi-dimensional unpacked arrays
- 第二十四章 VCD数据
- 第二十五章 编译器指令
- 第二十六章 考虑从SystemVerilog中删除的功能
- 第二十七章 直接编程接口(DPI)
- 27.1 概述
- 27.2 Two layers of the DPI
- 27.3 Global name space of imported and exported functions
- 27.4 导入的任务和函数
- 27.5 Calling imported functions
- 27.6 Exported functions
- 27.7 Exported tasks
- 27.8 Disabling DPI tasks and functions
- 第二十八章 SystemVerilog断言API
- 第二十九章 SystemVerilog覆盖API
- 29.1 需求
- 29.2 SystemVerilog real-time coverage access
- 29.3 FSM recognition
- 29.3.1 Specifying the signal that holds the current state
- 29.3.2 Specifying the part-select that holds the current state
- 29.3.3 Specifying the concatenation that holds the current state
- 29.3.4 Specifying the signal that holds the next state
- 29.3.5 Specifying the current and next state signals in the same declaration
- 29.3.6 Specifying the possible states of the FSM
- 29.3.7 Pragmas in one-line comments
- 29.3.8 Example
- 29.4 VPI coverage extensions
- 第三十章 SystemVerilog数据读API
- 30.1 简介(一般信息)
- 30.2 需求
- 30.3 Extensions to VPI enumerations
- 30.4 VPI object type additions
- 30.5 Object model diagrams
- 30.6 Usage extensions to VPI routines
- 30.7 VPI routines added in SystemVerilog
- 30.8 Reading data
- 30.9 Optionally unloading the data
- 30.10 Reading data from multiple databases and/or different read library providers
- 30.11 VPI routines extended in SystemVerilog
- 30.12 VPI routines added in SystemVerilog
- 30.12.1 VPI reader routines
- 第三十一章 SystemVerilog VPI Object Model
- 31.1 简介(一般信息)
- 31.2 Instance
- 31.3 Interface
- 31.4 Program
- 31.5 Module (supersedes IEEE 1364-2001 26.6.1)
- 31.6 Modport
- 31.7 Interface tf decl
- 31.8 Ports (supersedes IEEE 1364-2001 26.6.5)
- 31.9 Ref Obj
- 31.9.1 Examples
- 31.10 Variables (supersedes IEEE 1364-2001 section 26.6.8)
- 31.11 Var Select (supersedes IEEE 1364-2001 26.6.8)
- 31.12 Typespec
- 31.13 Variable Drivers and Loads (supersedes IEEE 1364-2001 26.6.23)
- 31.14 Instance Arrays (supersedes IEEE 1364-2001 26.6.2)
- 31.15 Scope (supersedes IEEE 1364-2001 26.6.3)
- 31.16 IO Declaration (supersedes IEEE 1364-2001 26.6.4)
- 31.17 Clocking Block
- 31.18 Class Object Definition
- 31.19 Constraint, constraint ordering, distribution,
- 31.20 Constraint expression
- 31.21 Class Variables
- 31.22 Structure/Union
- 31.23 Named Events (supersedes IEEE 1364-2001 26.6.11)
- 31.24 Task, Function Declaration (supersedes IEEE 1364-2001 26.6.18)
- 31.25 Alias Statement
- 31.25.1 Examples
- 31.26 Frames (supersedes IEEE 1364-2001 26.6.20)
- 31.27 Threads
- 31.28 tf call (supersedes IEEE 1364-2001 26.6.19)
- 31.29 Module path, path term (supersedes IEEE 1364-2001 26.6.15)
- 31.30 Concurrent assertions
- 31.31 Property Decl
- 31.32 Property Specification
- 31.33 Multiclock Sequence Expression
- 31.34 Sequence Declaration
- 31.35 Sequence Expression
- 31.36 Attribute (supersedes IEEE 1364-2001 26.6.42)
- 31.37 Atomic Statement (supersedes IEEE 1364-2001 26.6.27)
- 31.38 If, if else, return, case, do while (supersedes IEEE 1364-2001 26.6.35, 26.6.36)
- 31.39 waits, disables, expect, foreach (supersedes IEEE 1364 26.6.38)
- 31.40 Simple expressions (supersedes IEEE 1364-2001 26.6.25)
- 31.41 Expressions (supersedes IEEE 1364-2001 26.6.26)
- 31.42 Event control (supersedes IEEE 1364-2001 26.6.30)
- 31.43 Event stmt (supersedes IEEE 1364-2001 26.6.27)
- 31.44 Process (supersedes IEEE 1364-2001 26.6.27)
- 31.45 Assignment (supersedes IEEE 1364-2001 26.6.28)
- 附录A 形式语法
- A.1 源文本
- A.2 声明
- A.3 Primitive instances
- A.4 Module, interface and generated instantiation
- A.5 UDP declaration and instantiation
- A.6 Behavioral statements
- A.6.1 Continuous assignment and net alias statements
- A.6.2 Procedural blocks and assignments
- A.6.3 Parallel and sequential blocks
- A.6.4 Statements
- A.6.5 Timing control statements
- A.6.6 Conditional statements
- A.6.7 Case statements
- A.6.8 Looping statements
- A.6.9 Subroutine call statements
- A.6.10 Assertion statements
- A.6.11 Clocking block
- A.6.12 Randsequence
- A.7 Specify section
- A.8 Expressions
- A.9 General
- A.10 Footnotes (normative)
- 附录B 关键字
- 附录C 标准包
- 附录D 链表
- 附录E DPI C-layer
- E.1 概述
- E.2 Naming conventions
- E.3 Portability
- E.4 Include files
- E.5 Semantic constraints
- E.6 Data types
- E.7 Argument passing modes
- E.8 Context tasks and functions
- E.9 Include files
- E.10 Arrays
- E.11 Open arrays
- E.11.1 Actual ranges
- E.11.2 Array querying functions
- E.11.3 Access functions
- E.11.4 Access to the actual representation
- E.11.5 Access to elements via canonical representation
- E.11.6 Access to scalar elements (bit and logic)
- E.11.7 Access to array elements of other types
- E.11.8 Example 4— two-dimensional open array
- E.11.9 Example 5 — open array
- E.11.10 Example 6 — access to packed arrays
- E.11.11 Example 7 — binary compatible calls of exported functions
- 附录F 包含文件
- 附录G 包含外部语言代码
- 附录H 并发断言的形式语义
- 附录I svvpiuser.h
- 附录J 术语表
- 附录K 参考书目
- 其他
12.2 概述
本章介绍了在对象内产生随机激励的基本概念和用法。SystemVerilog使用一个面向对象的方法来为对象的成员变量赋随机值,它以用户定义的约束为准。例如:
class Bus; rand bit[15:0] addr; rand bit[31:0] data; constraint word_align {addr[1:0] == 2’b0;} endclass
Bus类建模了一个简化的总线,它具有两个随机变量:addr和data,分别代表总线上的地址和数据。word_align约束指出:addr的随机值必须能够使addr字对齐(低两位为0)。
randomize()方法被调用以便为一个总线对象产生新的随机值:
Bus bus = new; repeat (50) begin if (bus.randomize() == 1) $display ("addr = %16h data = %h\n", bus.addr, bus.data); else $display ("Randomization failed.\n"); end
调用randomize()会为一个对象中的所有的随机变量选择新的值以便所有的约束都为真(满足约束)。在上面的程序test中产生了一个总线对象,接着将这个对象随机化50次。每一次随机化都会检查结果是否成功。如果随机化成功,那么会打印addr和data的新值;如果随机化失败,那么会打印一条错误信息。在这个例子中,仅仅约束了addr的值,而data的值未被约束。未被约束的变量被赋值为它们声明范围内的任意值。
约束编程是一个强大的方法,它使得用户能够构建通用的、可服用的对象,这些对象在以后可以被扩展或约束以便执行特定的功能。这个方法与传统的过程化和面向对象的编程不同,例如在下面这个扩展Bus类的例子中:
typedef enum {low, mid, high} AddrType; class MyBus extends Bus; rand AddrType atype; constraint addr_range { (atype == low ) -> addr inside {[0:15]}; (atype == mid ) -> addr inside {[16:127]}; (atype == high) -> addr inside {[128:255]}; } endclass
MyBus类从Bus类中继承了所有的随机变量和约束,并加入了一个被称为atype的随机变量,这个随机变量被用来使用另外一个约束控制地址的范围。addr_range约束根据atype的随机值隐含地选择三个范围约束中的一个。当一个MyBus对象被随机化的时候会计算addr、data、和atype的值以便所有的约束都能够满足。使用继承来构建分层的约束系统能够开发通用的模型,这些模型可以被约束以便执行专用的功能。
对象还可以使用randomize() with作进一步约束,这个结构调用randomize()并声明了额外的内联约束:
task exercise_bus (MyBus bus); int res; // 例子1:限制低地址 res = bus.randomize() with {atype == low;}; // 例子2:将地址限制在10和20之间 res = bus.randomize() with {10 <= addr && addr <= 20;}; // 例子3: 将数据值限制成2的n次方 res = bus.randomize() with {data & (data-1) == 0;}; endtask
这个例子演示了有关约束的几个重要特性:
- 约束可以是任何带有integral类型(bit、reg、logic、integer、enum、压缩结构体等等)的变量和常量表达式。
- 约束解决器必须能够处理多种等式,例如代数因式分解、复杂的布尔表达式、以及混合整数和位的表达式。在上面的例子中,2的n次方约束使用算术表达式。它还可以用使用移位操作的表达式来定义。例如,1 << n,其中n是一个5位的随机变量。
- 如果约束存在一个解的话,那么约束求解器必须找到这个解。求解器只有在问题被过约束并且没有随机值的组合能够满足约束的时候才可以失败。
- 约束双向地影响。在这个例子中,addr的值的选择依赖于atype以及它怎样被约束,并且atype值的选择依赖于addr以及它怎样被约束。所有的表达式操作符都被双向地对待,包括蕴含操作符(->)。
- 约束仅仅支持两态值。四态值(X或Z)或四态操作符(例如,===、!==)是非法的并且会导致错误。
有时我们希望关闭随机变量的约束。例如,为了故意地产生一个非法的地址(非字对齐的地址):
task exercise_illegal(MyBus bus, int cycles); int res; // 关闭字对齐约束 bus.word_align.constraint_mode(0); repeat (cycles) begin // 情况1: 限制到小地址 res = bus.randomize() with {addr[0] || addr[1];}; ... end // 重新使能字对齐约束 bus.word_align.constraint_mode(1); endtask
constraint_mode()可以用来使能或关闭一个对象中任何命名的约束。在这个例子中,字对齐约束被关闭,接着对象使用其它的约束来随机化以便将低位地址强制成非零值(不再字对齐)。
使能或关闭约束的能力使得用户能够设计约束层次。在这些层次中,最底层的约束可以代表物理限制,这些物理限制通过公用的特性分组成命名的约束块,它们可以独立地使能或关闭。
类似地,rand_mode()方法可以用来使能或关闭任何随机变量。当一个随机变量被关闭的时候,它与其它非随机的变量具有完全一致的行为。
偶尔我们也希望在随机化之前或之后立即执行一些操作。这种功能可以通过两个内建方法完成:pre_randomize()和post_randomize(),这两个方法在随机化之前或之后被自动调用。这些方法可以使用希望的功能来过载:
class XYPair; rand integer x, y; endclass class MyXYPair extends XYPair function void pre_randomize(); super.pre_randomize(); $display("Before randomize x=%0d, y=%0d", x, y); endfunction function void post_randomize(); super.post_randomize(); $display("After randomize x=%0d, y=%0d", x, y); endfunction endclass
缺省情况下,pre_randomize()和post_randomize()调用它们过载的父类方法。当pre_randomize()或post_randomize()被过载的时候,必须小心地调用父类方法,除非父类是一个基类(没有父类),否则应该调用基类方法。
随机激励产生能力以及面向对象的基于约束的验证方法使得用户能够快速地开发覆盖了复杂功能的测试,并能够更好地保证设计的正确性。
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