Question

模块是基本的Verilog构造块。模块可以包含其它模块的实例、线网、任务和函数声明、以及always块和initial块中的过程语句。这种结构非常适合于硬件的描述。然而，对测试平台来讲，其重点不是硬件级的细节（例如线网、结构化层次、以及互连），而是建模设计验证的完整环境。为了获得被正确初始化和同步的环境、避免设计与测试平台间的竞争、自动化输入激励的产生、以及复用现存的模型和其它构架，我们需要耗费很大的努力。

程序块能够实现三个基本的目标：

1. 它提供了测试平台执行的入口点。
2. 它产生了一个封装程序级数据的范围。
3. 它提供了一个语境来说明Reactive区域中的调度。

程序结构在设计和测试平台间建立了一个清晰的分割，并且更为重要的是，它为程序中声明的所有元素在Reactive区域中说明了特定的执行语义。与时钟控制块一起，程序为设计和测试平台间提供了无竞争的交互，并形成了周期和事务级的抽象。

SystemVerilog的抽象和建模结构简化了测试平台的产生和维护。实例化以及单独连接每一个程序实例的能力使得它们能够作为通用模块使用。