Question

在这个例子中，一个简单的测试程序包含了两个时钟控制块。在本例中使用的程序结构将在第十六章中讨论。

program test( input phi1, input [15:0] data, output logic write,
              input phi2, inout [8:1] cmd, input enable
            );

reg [8:1] cmd_reg;

clocking cd1 @(posedge phi1);
    input data;
    output write;
    input state = top.cpu.state;
endclocking

clocking cd2 @(posedge phi2);
    input #2 output #4ps cmd;
    input enable;
endclocking

initial begin
    // 程序从这里开始
    ...
    // 用户可以访问access cd1.data , cd2.cmd , etc…
end

assign cmd = enable ? cmd_reg: 'x;

endprogram

这个测试程序可以被实例化并连接到一个被测设计（cpu和mem）。

module top;
    logic phi1, phi2;
    wire [8:1] cmd;   // 不能是logic（两个双向的驱动器）
    logic [15:0] data;
    test main(phi1, data, write, phi2, cmd, enable);
    cpu cpu1(phi1, data, write);
    mem mem1(phi2, cmd, enable);
endmodule