Question

Verilog-2001指出，线网可以使用一个或多个连续赋值语句、原语输出或模块端口写入。多驱动的结果值由线网类型的解析函数确定。线网不能使用过程赋值语句。如果端口一侧的线网被端口另一侧的变量所驱动，那么隐含是连续赋值。force语句可以覆盖线网的值。当其被释放以后，线网返回到解析的值。

Verilog-2001还指出，一个或多个过程语句可以对变量执行写操作，包括过程连续赋值。最后一次执行的写入操作确定变量的值。变量不能被连续赋值。force语句覆盖过程赋值语句，它轮流覆盖正常的赋值。变量不能通过端口写入，它必须通过一个隐含的由连续赋值驱动的线网写入。

在SystemVerilog中，所有变量现在都可以通过连续赋值写入，或者通过一个或多个过程语句写入，包括过程连续赋值。在一个被写入的逻辑变量的最长静态前缀扩展中（关于一个最长静态前缀扩展的定义，参见9.2.1节），对其中任何项使用连续赋值或过程赋值与连续赋值的混合来执行写入操作都是错误的。所有数据类型都可以通过一个端口写入。

SystemVerilog变量可以是其它数据类型的压缩或非压缩集合。对变量中独立元素的多个赋值被单独地检查。左侧包含了一个分片的赋值被看作是对整个分片的单一赋值。使用过程赋值与连续赋值的混合形式写入一个压缩结构体或压缩数组类型是错误的。因此，一个非压缩结构体或非压缩数组中的一个元素可以过程化赋值，而另一个元素可以进行连续赋值。并且，一个压缩结构体或压缩数组的每一个元素都可以使用单一的连续赋值。例如，对于下面的结构体声明：

struct {
    bit [7:0] A;
    bit [7:0] B;
    byte C;
} abc;

下列的语句对于结构体abc来说都是合法的赋值：

assign abc.C = sel ? 8'hBE : 8'hEF;

not (abc.A[0],abc.B[0]),
    (abc.A[1],abc.B[1]),
    (abc.A[2],abc.B[2]),
    (abc.A[3],abc.B[3]);

always @(posedge clk)
    abc.B <= abc.B + 1;

下列的语句对于结构体abc来说都是非法的赋值：

// 对abc.C的多个连续赋值
assign abc.C = sel ? 8'hhDE : 8'hED; // ？？？// 对abc.A的连续和过程赋值的混合
always @(posedge clk)
    abc.A[7:4] <= !abc.B[7:4];

为了遵从上述规则，在声明时进行的变量初始化或者一个过程连续赋值被认为是一个过程赋值。一条force语句既不是一个连续赋值也不是一个过程赋值。一条release语句在没有另外一个过程赋值之前不应改变变量的值，或者，release语句应对驱动它的连续赋值语句进行重新运算。一条单一的force或release语句不应应用到通过连续和过程混合赋值的变量的整体或部分。

当一个变量被连接到一个输入端口声明时，隐含着一个连续赋值。这就使得对一个声明成输入端口的变量的赋值是非法的。当一个变量被连接到一个实例的输出端口的时候，隐含着一个连续赋值。这就使得对一个连接到实例输出端口的变量的过程赋值或连续赋值是非法的。

SystemVerilog变量不能被连接到inout端口的任意一侧。SystemVerilog通过ref端口类型引入了穿越端口的共享变量的概念。参阅18.12节以便获得有关端口和端口连接规则的更详细的信息。

在一个连续赋值能够将一个变量驱动成除St0、St1、StX、或Hiz之外的强度的时候，编译器可以发布一条警告信息。在任何情况下，SystemVerilog都对赋值施加自动的类型转换，并且会将强度信息丢失。

注意：SystemVerilog不能将隐式的连续赋值作为它的声明的一部分，与此相反的是，线网可以这样做。作为逻辑声明一部分的赋值是变量的初始化，而不是一个连续赋值。例如：

wire w = vara & varb;        // 连续赋值

logic v = consta & constb;   // 初始化过程赋值

logic vw;                    // 没有初始化赋值
assign vw = vara & varb;     // 对一个logic类型变量的连续赋值

real circ;
assign circ = 2.0 * PI * R; // 对一个real类型变量的连续赋值