Question

在Verilog中，用来控制for循环的变量必须在循环之前声明。如果两个或多个并行程序中的循环使用相同的循环控制变量，那么就有可能出现一个循环修改其它循环还在使用的循环控制变量的情况。

SystemVerilog加入了在for循环中声明for循环控制变量的能力。这种方式会在循环内产生一个本地变量。其它并行循环不可能偶然地影响这个循环控制变量。例如：

module foo;
    initial begin
        for (int i = 0; i <= 255; i++)
            ...
    end

    initial begin
        loop2: for (int i = 15; i >= 0; i--)
        ...
    end
endmodule

在for循环内部声明的本地变量相等于在一个未命名的块中声明了一个自动变量。

Verilog仅允许单个初始化语句以及在for循环中的单个步值赋值语句。SystemVerilog允许初始声明或赋值语句可以是一条或多条用逗号分割的语句。步值赋值也可以是一条或多条用逗号分割的语句。

for (int count = 0; count < 3; count++)
    value = value +((a[count]) * (count+1));

for (int count = 0, done = 0, int j = 0; j * count < 125; j++)
    $display("Value j = %d\n", j);