- 第一章 SystemVerilog导论
- 第二章 文本值
- 第三章 数据类型
- 第四章 数组
- 第五章 数据声明
- 第六章 属性
- 第七章 操作符与表达式
- 第八章 过程语句和控制流
- 第九章 进程
- 第十章 任务与函数
- 第十一章 类
- 第十二章 随机约束
- 第十三章 进程间的同步与通信
- 第十四章 调度语义
- 第十五章 时钟控制块
- 第十六章 程序块
- 第十七章 断言
- 第十八章 层次
- 第十九章 接口
- 第二十章 覆盖
- 第二十一章 参数
- 第二十二章 配置库
- 第二十三章 系统任务与系统函数
- 23.1 简介(一般信息)
- 23.2 确立时的typeof函数
- 23.3 typename函数
- 23.4 表达式尺寸系统函数
- 23.5 范围系统函数
- 23.6 Shortreal转换
- 23.7 数组查询系统函数
- 23.8 断言严重性系统任务
- 23.9 断言控制系统任务
- 23.10 断言系统函数
- 23.11 随机数系统函数
- 23.12 程序控制
- 23.13 覆盖系统函数
- 23.14 对Verilog-2001系统任务的增强
- 23.15 $readmemb与$readmemh
- 23.16 $writememb and $writememh
- 23.17 File format considerations for multi-dimensional unpacked arrays
- 23.18 System task arguments for multi-dimensional unpacked arrays
- 第二十四章 VCD数据
- 第二十五章 编译器指令
- 第二十六章 考虑从SystemVerilog中删除的功能
- 第二十七章 直接编程接口(DPI)
- 27.1 概述
- 27.2 Two layers of the DPI
- 27.3 Global name space of imported and exported functions
- 27.4 导入的任务和函数
- 27.5 Calling imported functions
- 27.6 Exported functions
- 27.7 Exported tasks
- 27.8 Disabling DPI tasks and functions
- 第二十八章 SystemVerilog断言API
- 第二十九章 SystemVerilog覆盖API
- 29.1 需求
- 29.2 SystemVerilog real-time coverage access
- 29.3 FSM recognition
- 29.3.1 Specifying the signal that holds the current state
- 29.3.2 Specifying the part-select that holds the current state
- 29.3.3 Specifying the concatenation that holds the current state
- 29.3.4 Specifying the signal that holds the next state
- 29.3.5 Specifying the current and next state signals in the same declaration
- 29.3.6 Specifying the possible states of the FSM
- 29.3.7 Pragmas in one-line comments
- 29.3.8 Example
- 29.4 VPI coverage extensions
- 第三十章 SystemVerilog数据读API
- 30.1 简介(一般信息)
- 30.2 需求
- 30.3 Extensions to VPI enumerations
- 30.4 VPI object type additions
- 30.5 Object model diagrams
- 30.6 Usage extensions to VPI routines
- 30.7 VPI routines added in SystemVerilog
- 30.8 Reading data
- 30.9 Optionally unloading the data
- 30.10 Reading data from multiple databases and/or different read library providers
- 30.11 VPI routines extended in SystemVerilog
- 30.12 VPI routines added in SystemVerilog
- 30.12.1 VPI reader routines
- 第三十一章 SystemVerilog VPI Object Model
- 31.1 简介(一般信息)
- 31.2 Instance
- 31.3 Interface
- 31.4 Program
- 31.5 Module (supersedes IEEE 1364-2001 26.6.1)
- 31.6 Modport
- 31.7 Interface tf decl
- 31.8 Ports (supersedes IEEE 1364-2001 26.6.5)
- 31.9 Ref Obj
- 31.9.1 Examples
- 31.10 Variables (supersedes IEEE 1364-2001 section 26.6.8)
- 31.11 Var Select (supersedes IEEE 1364-2001 26.6.8)
- 31.12 Typespec
- 31.13 Variable Drivers and Loads (supersedes IEEE 1364-2001 26.6.23)
- 31.14 Instance Arrays (supersedes IEEE 1364-2001 26.6.2)
- 31.15 Scope (supersedes IEEE 1364-2001 26.6.3)
- 31.16 IO Declaration (supersedes IEEE 1364-2001 26.6.4)
- 31.17 Clocking Block
- 31.18 Class Object Definition
- 31.19 Constraint, constraint ordering, distribution,
- 31.20 Constraint expression
- 31.21 Class Variables
- 31.22 Structure/Union
- 31.23 Named Events (supersedes IEEE 1364-2001 26.6.11)
- 31.24 Task, Function Declaration (supersedes IEEE 1364-2001 26.6.18)
- 31.25 Alias Statement
- 31.25.1 Examples
- 31.26 Frames (supersedes IEEE 1364-2001 26.6.20)
- 31.27 Threads
- 31.28 tf call (supersedes IEEE 1364-2001 26.6.19)
- 31.29 Module path, path term (supersedes IEEE 1364-2001 26.6.15)
- 31.30 Concurrent assertions
- 31.31 Property Decl
- 31.32 Property Specification
- 31.33 Multiclock Sequence Expression
- 31.34 Sequence Declaration
- 31.35 Sequence Expression
- 31.36 Attribute (supersedes IEEE 1364-2001 26.6.42)
- 31.37 Atomic Statement (supersedes IEEE 1364-2001 26.6.27)
- 31.38 If, if else, return, case, do while (supersedes IEEE 1364-2001 26.6.35, 26.6.36)
- 31.39 waits, disables, expect, foreach (supersedes IEEE 1364 26.6.38)
- 31.40 Simple expressions (supersedes IEEE 1364-2001 26.6.25)
- 31.41 Expressions (supersedes IEEE 1364-2001 26.6.26)
- 31.42 Event control (supersedes IEEE 1364-2001 26.6.30)
- 31.43 Event stmt (supersedes IEEE 1364-2001 26.6.27)
- 31.44 Process (supersedes IEEE 1364-2001 26.6.27)
- 31.45 Assignment (supersedes IEEE 1364-2001 26.6.28)
- 附录A 形式语法
- A.1 源文本
- A.2 声明
- A.3 Primitive instances
- A.4 Module, interface and generated instantiation
- A.5 UDP declaration and instantiation
- A.6 Behavioral statements
- A.6.1 Continuous assignment and net alias statements
- A.6.2 Procedural blocks and assignments
- A.6.3 Parallel and sequential blocks
- A.6.4 Statements
- A.6.5 Timing control statements
- A.6.6 Conditional statements
- A.6.7 Case statements
- A.6.8 Looping statements
- A.6.9 Subroutine call statements
- A.6.10 Assertion statements
- A.6.11 Clocking block
- A.6.12 Randsequence
- A.7 Specify section
- A.8 Expressions
- A.9 General
- A.10 Footnotes (normative)
- 附录B 关键字
- 附录C 标准包
- 附录D 链表
- 附录E DPI C-layer
- E.1 概述
- E.2 Naming conventions
- E.3 Portability
- E.4 Include files
- E.5 Semantic constraints
- E.6 Data types
- E.7 Argument passing modes
- E.8 Context tasks and functions
- E.9 Include files
- E.10 Arrays
- E.11 Open arrays
- E.11.1 Actual ranges
- E.11.2 Array querying functions
- E.11.3 Access functions
- E.11.4 Access to the actual representation
- E.11.5 Access to elements via canonical representation
- E.11.6 Access to scalar elements (bit and logic)
- E.11.7 Access to array elements of other types
- E.11.8 Example 4— two-dimensional open array
- E.11.9 Example 5 — open array
- E.11.10 Example 6 — access to packed arrays
- E.11.11 Example 7 — binary compatible calls of exported functions
- 附录F 包含文件
- 附录G 包含外部语言代码
- 附录H 并发断言的形式语义
- 附录I svvpiuser.h
- 附录J 术语表
- 附录K 参考书目
- 其他
第四章 数组
主题 | 描述 |
4.1 简介(一般信息) | 数组是变量的集合,这些变量具有相同的数据类型,并可以使用相同的名字加上一个或多个索引来访问。 在C语言中,数组从0开始并以整数的形式进行索引,或者将其转换成指针。尽管整个数组可以作为一个整体被初始化,但在过程语句中,它的每一个元素必须被分离地读或写。 在Verilog-2001中,数组使用从左边界到右边界的顺序进行索引。如果它们是向量,它们还可以作为一个整体赋值,而如果他们是数组则不允许这样做。在Verilog-2001中允许多维数组。 在Verilog-2001中,所有的数据类型都可以声明成数组。reg、wire以及所有其它线网类型还可以具有向量宽度。在对象名字之前声明的尺寸被称作是“向量宽度”尺寸。在对象名字之后声明的尺寸被称为“数组”尺寸。 |
4.2 压缩与非压缩数组 | 压缩数组提供了一种将向量细分成子域的机制,这些子域可以作为数组元素方便地访问。这就可以保证压缩数组能够被表示成一个连续的位组(FPGA技术网提示:是指可以在内存中连续分配存储空间)。一个非压缩数组既可以这样表示也可以不这样表示(FPGA技术网提示:是指仿真器可以选择如何安排存储空间)。压缩数组与非压缩数组的不同之处在于:当一个压缩数组作为一个整体出现的时候,它被当作是单一的向量。 如果一个压缩数组被声明成有符号的,那么作为单一向量看待的数组也是有符号的。数组的单个元素是无符号的,除非它们的类型是被声明成有符号的命名类型。一个压缩数组的部分选择也是无符号的。 压缩数组可以是任意长度的整数类型(关于整数类型参见3.3节),因此,尺寸为48的压缩数组可以由48位组成,然后这个压缩数组就可以使用在48位算术表达式中。一个压缩数组可以实现的最大尺寸可以是有限制的,但最少应该可以实现65536(216)的长度。 压缩数组可以仅由单位整数数据类型(bit、logic、reg、wire以及其他线网类型)组成,也可以由其它能够递归成单位整数类型的压缩数组和压缩结构体组成。 具有预定义宽度的整数类型不能声明成压缩数组。这些类型是:byte、shorting、int、longint、以及integer。一个具有预定义宽度的整数类型可以被看作是一个一维的压缩数组。这些整数类型的压缩尺寸应该以趋向0的方向编号,并且最右边的索引是0。 |
4.3 多维数组 | 于Verilog的存储器类型类似,在类型之后声明的尺寸设置压缩尺寸,在实例之后的尺寸设置非压缩尺寸。 |
4.4 数组的索引与分片 | 一个表达式可以选取压缩数组的一部分,或者选取任何整数类型,并假定具有趋向0的编号方式。 SystemVerilog使用术语“部分选择(part selet)”来表示从一个单维压缩数组中选取一个或多个连续的位。这与Verilog中对术语“部分选择”的使用是一致的。 |
4.5 数组查询函数 | SystemVerilog提供了新的系统函数来返回有关数组的信息。包括:$left、$right,、$low,、$high,、$increment、$size、以及$dimensions。这些函数将在23.7节中描述。 |
4.6 动态数组 | 动态数组是一维的非压缩数组,它的尺寸可以在运行时设置或改变。动态数组的存储空间只有当数组在运行时被显式产生之后才会存在。 动态数组的声明语法如下: |
4.7 数组赋值 | 对固定尺寸的非压缩数组赋值要求源数组和目的数组都具有相同非压缩维数,并且每一维的长度都必须相同。赋值通过将源数组的每一个元素赋值给目的数组的对应元素来实现,它要求源数组与目的数组具有兼容的类型。兼容类型是指在赋值操作上能够兼容的类型。在尺寸不等的固定尺寸非压缩数组间赋值会导致类型检查错误。 |
4.8 将数组作为自变量 | 数组可以作为自变量传递给任务或函数。数组自变量通过值进行传递的规则与数组赋值的规则相同(参见10.4节)。当数组自变量通过值传递的时候,一个数组的拷贝被传递给调用任务或函数。这条规则适用于所有的数组类型:固定尺寸数组、动态数组、或联合数组。 注意:未定义尺寸的维数只能出现在动态数组中,或者出现在导入DPI函数的形式变量中。如果一个形式变量的一维是未定义尺寸的,那么真实变量中对应维数具有任意尺寸也是可以接受的。 例如: |
4.9 联合数组 | 对于处理成员数目会动态改变的连续变量集合而言,动态数组非常有用。然而,当集合的尺寸是未知的或者数据空间紧缺的时候,联合数组则是更好的选择。联合数组在使用之前不会分配任何存储空间,并且索引表达式不再被限制成integral表达式,而是可以具有任何数据类型。 联合数组实现了一个所声明类型的元素的查找表。用作索引的数据类型作为查找表的查找键值,并强制了一种顺序。 联合数组的声明语法如下: |
4.10 联合数组方法 | 除了索引操作符之外,SystemVerilog提供了几个内建方法来允许用户分析和处理联合数组,同时提供了对联合数组的索引或键值的迭代处理。 |
4.11 联合数组赋值 | 联合数组只能被赋值为另外一个具有兼容类型并且具有相同索引类型的联合数组。其它的数组类型不能赋值给一个联合数组,而联合数组也不能赋值给其它类型的数组,无论是固定尺寸数组还是动态动态数组。 将联合数组赋值给另外一个联合数组会先将目的数组中所有现存条目清除,然后再将源数组中的每一个条目拷贝到目的数组。 |
4.12 联合数组自变量 | 作为自变量的联合数组只能传递给具有兼容类型并具有相同索引类型的联合数组。其它类型的数组,无论是固定尺寸数组还是动态数组,都不能传递给使用联合数组作为自变量的子程序。同样,联合数组也不能传递给使用其它类型的数组作为自变量的子程序。 通过值传递一个联合数组会产生联合数组的本地拷贝。 |
4.13 联合数组文本 | 联合数组文本值使用{index:value}这样的语法并带有可选的缺省索引。与所有其它数组一样,联合数组可以一次只写一个条目,或者使用数组文本替代整个数组内容。 |
4.14 队列 | 队列是一个相同元素的可变尺寸的有序集合。队列能够以常量时间访问它的所有元素,也能够以常量时间在队列的尾部和头部插入和删除元素。队列中的每一个元素都通过一个序号来标识,这个序号代表了元素在队列内的位置,0代表第一个元素,$代表最后一个元素。队列类似于一个一维的非压缩数组,它可以自动地增长和缩减。因此,与数组一样,队列可以使用索引、串联、分片、相等操作符进行处理。 队列使用与非压缩数组相同的语法声明,但可以使用$作为数组尺寸。队列的尺寸可以通过指定可选的右边界(最后一个索引)进行限制。 |
4.15 数组处理方法 | SystemVerilog提供了几个内建的方法来方便数组的搜索、排序和缩减。 调用这些数组方法的基本语法如下: |
主题
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